幹法刻蝕

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幹法刻蝕（Dry Etch）是半導體制造中將光刻圖案轉移到襯底的關鍵工藝——利用等離子體產生的活性粒子（自由基與離子），在真空腔體內通過氣態環境定向或各向同性地去除薄膜材料。相比溼法刻蝕，它能實現近乎垂直的側壁形貌，是10nm及以下先進製程延續摩爾定律的物理基礎，直接決定電晶體柵極、互連溝槽與通孔等關鍵結構的形貌保真度和電學效能。

3分鐘產業解釋

在先進邏輯與儲存晶片的圖形化過程中，精度由“光刻定義寬度，刻蝕轉移形貌”共同決定。光刻膠開啟視窗後，幹法刻蝕以等離子體為媒介，在真空腔中通過物理濺射、化學反應或兩者的協同完成材料去除。其核心能力在於各向異性——縱向刻蝕速率遠高於橫向，從而將光刻膠圖案以極高深寬比“挖”到下層薄膜。 產業層面，幹法刻蝕裝置是晶圓廠資本支出中僅次於光刻機的第二大品類，通常佔製程裝置支出的20%–25%（據SEMI、Gartner及相關裝置商財報綜合估算，2023年口徑）。技術演進主線歷經多片式桶式刻蝕、單片平行板RIE、高密度等離子體（ICP/ECR）、雙頻CCP、脈衝等離子體，直至原子層刻蝕（ALE），每一步都對應著對等離子體損傷、選擇比、關鍵尺寸均勻性的極致追求。 全球刻蝕裝置市場呈高度寡佔格局：Lam Research、東京電子（TEL）、應用材料（AMAT）三家合計佔有超過80%的市場份額（據TechInsights 2023年刻蝕裝置市場追蹤），國產替代以中微公司、北方華創為第一梯隊，在介質刻蝕與部分導體刻蝕領域已進入主流產線驗證或量產。

技術原理

等離子體刻蝕的基本過程

在真空腔內施加射頻或微波電場，使通入的反應氣體（如CF₄、CHF₃、Cl₂、HBr、BCl₃等）電離為等離子體。等離子體包含電子、正離子與中性自由基。刻蝕目標表面同時發生三類反應：

• 純化學反應：自由基與表面原子結合生成揮發性產物（如CF₄等離子體中生成的F*自由基與Si反應生成SiF₄氣體），由抽氣系統排出。該方式具有天然的高化學選擇性，但因自由基方向隨機，傾向各向同性。
• 純物理濺射：高能離子在襯底鞘層電場中獲得加速，以數百電子伏特（eV）的能量轟擊表面，直接將原子撞擊出去，類似離子銑。該過程高度各向異性但選擇比極差，且易引入表面晶格損傷。
• 離子增強刻蝕（RIE核心機制）：離子轟擊會打斷表面化學鍵、移除阻礙產物脫附的阻擋層，使化學反應速率在離子入射方向（垂直表面）遠高於側壁，從而實現兼具高各向異性和可接受選擇比的刻蝕過程。這是幹法刻蝕得以在量產中廣泛應用的根本機理。

等離子體源與鞘層

典型的容性耦合（CCP）或感性耦合（ICP）等離子體中，等離子體電位高於電極，襯底處形成數十至數百微米厚的離子鞘層。離子在鞘層中沿電場方向加速，近乎垂直地轟擊晶圓表面。現代刻蝕機普遍採用ICP/CCP加偏置射頻源的結構，實現等離子體密度與離子能量的獨立控制：源射頻決定等離子體密度（nₑ≈10¹⁰–10¹² cm⁻³），偏置射頻控制離子能量（通常幾十至幾百eV），從而在保持高各向異性的同時降低損傷。

典型刻蝕化學與表面機制

• 矽刻蝕（Si）：常使用Cl₂/HBr氣體，通過離子增強反應生成揮發性SiCl₄/SiBr₄，側壁通過碳氟聚合物或矽氧化合物實現鈍化保護，獲得垂直形貌。
• 介質刻蝕（SiO₂/SiN）：以碳氟氣體（CF₄、CHF₃、C₄F₈等）為主，通過CFₓ自由基與SiO₂反應生成SiF₄和CO/CO₂。聚合物前驅體（如C₂F₄）可在側壁形成保護膜，抑制橫向鑽刻，實現高深寬比接觸孔/溝槽。
• 金屬刻蝕（Al、W等）：通常用Cl₂/BCl₃基化學，BCl₃有助於還原原生氧化物並吸收水分，保持各向異性。銅刻蝕因揮發性產物難以生成，更多依賴大馬士革工藝結合CMP，幹法刻蝕主要用於氮化鉭/鉭阻擋層或頂層開槽。
• 原子層刻蝕（ALE）：將刻蝕分解為改性（吸附）與去除（活化）兩個自限制步驟。例如SiO₂ ALE：用C₄F₈等離子體在表面沉積極薄的碳氟聚合物改性層，再以氬等離子體或低能離子轟擊去除該層及底層SiO₂，每迴圈移除約1–2Å。每個步驟均受表面飽和限制，從而消除微負載效應，實現埃級精度和無限深寬比能力。

關鍵引數

• 刻蝕速率（Etch Rate）：單位時間內去除的材料厚度（通常nm/min）。受氣體流量、腔壓、射頻功率、晶圓溫度協同影響，典型幹法刻蝕速率在50–800 nm/min。ALE速率因迴圈時間限制，通常僅為1–5 nm/min（對應每迴圈1–2Å）。
• 選擇比（Selectivity）：目標材料與掩模（光刻膠/硬掩模）或下層停止層的刻蝕速率比。先進工藝通常要求掩模選擇比>5:1，高臺階介質刻蝕可達50:1以上。ALE因自限制特性，可將選擇比推至>100:1。
• 各向異性度（Anisotropy，A）：定義為縱向刻蝕速率/(縱向+橫向刻蝕速率)，理想值趨近1。先進CCP/ICP刻蝕可實現0.85–0.98，ALE基本接近1.0。
• 關鍵尺寸（CD）偏差與均勻性：刻蝕後與設計目標的CD誤差。先進邏輯要求片內CD均勻性（CDU）≤±1 nm (3σ)。受微負載效應（密集/孤立區域刻蝕速率差異）、等離子體密度徑向分佈、氣體流場等影響。
• 線邊緣粗糙度（LER/LWR）：刻蝕後線條邊緣的粗糙程度，直接影響電晶體閾值電壓波動。先進FinFET/GAA節點通常要求LWR <2 nm (3σ)。脈衝等離子體與ALE均可有效降低LWR。
• 缺陷密度：包括反應副產物沉積、剝落導致的顆粒缺陷，以及等離子體誘導的絕緣層損傷。先進工藝要求每片新增缺陷控制在數十個以內，且需通過原位終點檢測（如光學發射光譜OES）精確控制過刻蝕以減輕損傷。
• 深寬比（Aspect Ratio）極限：在無彎曲、無縮孔的前提下可達到的最大刻蝕深寬比。當前3D NAND溝道孔刻蝕要求深寬比>80:1，部分先進設計規劃達到100:1以上（據TEL、Lam 2023年技術論壇資料）。

技術路線

傳統路線與高密度等離子體

• 桶式/圓筒式刻蝕（1970s）：各向同性自由基刻蝕，用於去膠與非關鍵層，各向異性度≈0.5。
• 平行板RIE（1980s）：引入RF偏壓產生定向離子轟擊，實現0.8–0.95各向異性，支援1μm級節點。
• 高密度等離子體ICP/ECR（1990s）：等離子體密度提升至10¹¹–10¹² cm⁻³，降低損傷，支撐0.25μm–0.13μm節點。
• 雙頻CCP與脈衝等離子體（2000s–2010s）：源與偏置獨立控制，利用低頻偏壓提高離子能量，脈衝方式降低LWR與電荷積累，適用於65nm–14nm節點及多重圖形化。

多重圖形與原子層刻蝕

• 多重圖形化（LELE/SADP/SAQP）：與薄膜沉積結合，通過側牆轉移實現亞光刻解析度。刻蝕的CD均勻性與LWR成為全域性良率瓶頸，推動高選擇性精確刻蝕。
• 原子層刻蝕（ALE，2020s）：通過改性→去除迴圈實現埃級精度，幾乎消除微負載效應，是EUV光刻後的重要縮放使能技術。應用於奈米片釋放、先進光罩開口、高深寬比3D NAND孔道等。
• 各向同性ALE：利用各向同性化學反應與自限制迴圈，實現精準橫向內凹（如GAA奈米片溝道釋放，選擇性刻蝕SiGe犧牲層），橫向刻蝕量可控制在±1Å級。

主要技術路線對比

指標	溼法刻蝕	幹法CCP/RIE	高密度ICP	原子層刻蝕(ALE)
各向異性度	~0.5	0.80–0.95	0.85–0.98	≈1.0
刻蝕速率(nm/min)	數百至數千	50–500	100–800	1–5（每迴圈~1Å）
選擇比(對掩模)	>100:1	3:1–30:1	5:1–50:1	>50:1，可達150:1
等離子體密度(cm⁻³)	—	~10⁹–10¹⁰	~10¹¹–10¹²	獨立控制
離子能量控制	無	耦合難解耦	獨立偏壓控制	精準脈衝/偏壓控制
適用節點	>1μm	130nm–7nm	65nm–3nm	5nm及以下，高深寬比
微負載效應	顯著	中等	較小	無顯性負載效應
成本/複雜度	低	中等	中高	極高（產率較低）

資料綜合自Lieberman《Principles of Plasma Discharges and Materials Processing》、Chang等論文及主要裝置商技術白皮書；具體數值因材料與引數設定而異。

上游

刻蝕機核心子系統及核心原材料供應商構成產業鏈上游：

• 射頻電源與匹配器：直接影響等離子體密度與離子能量控制精度。主要供應商包括Advanced Energy（AE）、MKS Instruments、萬機儀器（MKS/ENI）及國產化廠商（如恆運昌等，據公開資料）。射頻電源的穩定性和響應速度是脈衝等離子體與ALE工藝的硬體基礎。
• 等離子體源與腔體：ICP線圈、CCP電極多由半導體裝置商自主設計或與精密加工廠合作，涉及高純鋁、矽或碳化矽塗層工藝。真空腔體及供氣歧管要求超高潔淨與耐腐蝕性。
• 靜電吸盤（ESC）：利用直流高壓靜電吸附晶圓，並通過氦氣背冷控制溫度。技術壁壘極高，全球主要供應商包括Shinko、TOTO、NGK等，中微公司與北方華創均已開發自研ESC，部分用於量產機型（據公司年報及公告，2023年）。
• 終點檢測系統：光學發射光譜（OES）、干涉測量、質譜等，用於即時監控刻蝕程序、判定終點和防止過刻蝕。供應商包括Ocean Optics、Horiba等。
• 高純特氣及前驅體：CF₄、CHF₃、C₄F₈、Cl₂、HBr、BCl₃、NF₃等刻蝕氣體，以及ALE中使用的特殊前驅體（如金屬有機氣體）。主要供應商有林德、液化空氣、大陽日酸及中國本土企業（如華特氣體、金宏氣體等）。
• 尾氣處理：反應副產物和未反應氣體需經由燃燒水洗或等離子體解離等系統處理，防止環境汙染與腔體汙染。

下游

幹法刻蝕工藝深度嵌入各類半導體制造產線，下游包括：

• 邏輯與代工廠：台積電、三星、英特爾等，在FEOL（柵極刻蝕、STI）、MOL（接觸孔刻蝕）、BEOL（銅/低k介質溝槽刻蝕）大規模運用幹法刻蝕。隨著節點微縮，每片晶圓所需刻蝕步驟數逐年增加（14nm約50–60個刻蝕步驟，5nm節點增至150步以上，據Lam Research技術日2022年資料）。
• 儲存器廠：三星、SK海力士、美光、鎧俠/西部資料在3D NAND（高深寬比溝道孔、階梯刻蝕）和DRAM（高深寬比電容孔、埋入字線刻蝕）中對幹法刻蝕高度依賴。3D NAND層數從128層升至300層以上，單機臺刻蝕時間與臺數需求持續攀升。
• 先進封裝與MEMS：2.5D/3D矽中介層通孔（TSV）深矽刻蝕、Fan-out重佈線層開槽、MEMS釋放等，均需要高深寬比、高側壁垂直度的幹法刻蝕。TSV刻蝕深度可達數十至百微米，對速率與選擇比提出不同要求。
• 裝置工藝視窗與最終晶圓良率強繫結，客戶驗證週期長達12–24個月，裝置切換成本極高，因此刻蝕機獲得量產資格後往往形成長期硬體構型鎖定，服務與備件營收具有較高粘性。

受益公司

基於產業定位與公開資訊，以下企業深度參與全球幹法刻蝕裝置市場：

• Lam Research（LRCX）：全球幹法刻蝕龍頭，導體刻蝕與介質刻蝕雙強。2023財年（截至2023年6月）營收174億美元，其中刻蝕系統貢獻約55%（據此估算刻蝕營收約96億美元）。在極深高寬比刻蝕和ALE領域技術壁壘突出。
• 東京電子（TEL，8035.T）：半導體制造裝置平台型公司，CCP刻蝕與CVD/ALD整合聯動優勢顯著。2023財年（截至2023年3月）半導體業務營收約2.1萬億日元，其中刻蝕裝置貢獻約25%–30%，在高深寬比3D NAND介質刻蝕中市佔率領先。
• 應用材料（AMAT）：提供刻蝕、沉積、檢測等全流程方案，導體刻蝕與介質刻蝕整合能力獨特。2023財年半導體系統營收約200億美元，公司未單獨揭露刻蝕營收，據TechInsights等第三方估算刻蝕相關營收約40–50億美元。
• 中微公司（688012.SH）：國產CCP介質刻蝕領軍，2023年刻蝕裝置營收47.03億元人民幣（年增率+49%），CCP刻蝕機已進入5nm及以下先進邏輯客戶量產產線，高深寬比3D NAND刻蝕驗證積極推進。ICP刻蝕產品線亦逐步放量。
• 北方華創（002371.SZ）：綜合半導體裝置平台，ICP刻蝕在國內代工及儲存產線份額領先。2023年電子工藝裝置營收約201億元（含刻蝕、薄膜、清洗等），公開資料未單獨列示刻蝕營收；公司具備矽刻蝕、介質刻蝕、金屬刻蝕綜合能力。
• 其他相關企業：**萬業企業（600641.SH）**旗下Compart在流量控制零部件領域突破；**華特氣體（688268.SH）**等提供高純刻蝕氣體，間接受益於刻蝕裝置需求增長。 注：以上僅客觀呈現公司業務構成，不構成任何投資建議或評價。

市場規模

據SEMI《全球半導體裝置市場統計報告》（WWSEMS，2023年版）：

• 2023年全球半導體裝置銷售總額約為1009億美元，其中晶圓製造裝置約佔878億美元。
• 刻蝕裝置（含溼法）約佔晶圓製造裝置的20%–22%，對應市場規模約200–220億美元；其中幹法刻蝕佔比超過90%，即約180–200億美元。
• 區域性分佈上，中國大陸、中國臺灣和韓國位列前三大刻蝕裝置需求市場，三者合計超過全球總量的75%（2023年）。
• 長期看，受3D NAND層數躍升（向>300層推進）、GAA電晶體匯入量產、先進封裝（TSV深矽刻蝕）以及每片晶圓所需刻蝕步驟數持續增加等因素驅動，預計2024–2028年全球幹法刻蝕裝置市場將維持中高個位數CAGR的增長（據TechInsights 2024年1月預測區間）。 口徑：以上市場規模均指裝置銷售額（含新機與升級），不包含服務、備件及安裝營收。

玩家對比

基於2023財年業績及公開資訊，主要幹法刻蝕裝置商競爭格局簡述如下：

公司	2023年刻蝕相關營收估算（億美元）	技術強項	主要客戶覆蓋	市佔率特徵
Lam Research	~96（刻蝕系統55%）	導體/介質刻蝕，極高深寬比，ALE	全球代工/儲存龍頭	整體份額第一，約35%–40%（據TechInsights 2023年）
東京電子（TEL）	~40–50（估算）	CCP介質刻蝕，3D NAND高深寬比	記憶體廠為主，邏輯拓展中	第二，介質刻蝕份額領先
應用材料（AMAT）	~40–50（第三方估算）	整合刻蝕+沉積，金屬刻蝕	邏輯與代工	第三，導體刻蝕強
中微公司	6.5（47億元CNY）	CCP介質刻蝕，5nm以下驗證	中國代工及儲存廠	國產份額上升，2023年約佔國內刻蝕市場約10%–15%（據中國半導體行業協會估算）
北方華創	未單獨揭露（第三方估計5–7億美元級）	ICP多材料刻蝕，國產替代主力	國內邏輯/儲存/化合物半導體	國內ICP份額領先

營收與份額均為基於公開資料與第三方報告的估算，具體口徑可能因服務、備件劃分差異而不同。

風險

從產業客觀角度，幹法刻蝕裝置與工藝面臨以下主要風險因素：

• 地緣政治與出口管制風險：美國、日本對先進半導體裝置及相關零部件的出口管制政策收緊，可能導致國產刻蝕機關鍵部件（如射頻電源、靜電吸盤、高純度塗層）供應中斷或交付週期延長。同時，國內裝置廠商進入海外先進客戶的供應鏈受阻。
• 技術迭代風險：下一代電晶體架構（如CFET互補場效電晶體）可能減少某些獨立刻蝕步驟，或對刻蝕形態提出全然不同的要求；若裝置商未能同步匯入ALE及高精度各向同性刻蝕，可能面臨存量產品需求遷移。
• 工藝協同風險：刻蝕機與薄膜沉積、清洗、CMP等工藝深度融合，配方開發複雜，客戶試錯成本高。廠商在特定工藝流程中的“配方鎖定”若遭競爭方案替換，可能丟失整段產線份額。
• 上游零部件與氣體供應集中：高純碳氟氣體、特種鹵素氣體及關鍵零部件供應商高度集中於日、美、歐少數企業，價格波動或斷供風險將直接影響裝置交期和成本。
• 週期波動：半導體裝置需求受晶圓廠資本支出週期影響顯著，2023年全球刻蝕裝置銷售因儲存去產能而有所下滑（年減約10%–15%，據SEMI資料），未來若邏輯或儲存需求不及預期，裝置廠商營收存在波動性。

誤讀糾偏

• 誤讀1：“幹法刻蝕等同於純物理濺射” 糾正：主流離子增強刻蝕是化學與物理協同過程，自由基提供高選擇性，離子轟擊提供方向性。純物理濺射（離子銑）僅用於極少數特殊場合，選擇比極差且損傷大。
• 誤讀2：“原子層刻蝕（ALE）就是脈衝等離子體刻蝕” 糾正：ALE依賴自限制表面反應迴圈（改性→去除），每一子步驟在表面飽和後自動終止；脈衝等離子體僅是通過調變能量視窗改善自由基/離子比值，不具備自限制特性，難以實現埃級工藝視窗一致性。
• 誤讀3：“溼法刻蝕已經可有可無” 糾正：溼法刻蝕在去膠、各向同性犧牲層去除、矽腐蝕（MEMS釋放）及高選擇性清洗中不可替代，與幹法刻蝕互補而非取代。
• 誤讀4：“ALE可以刻蝕一切材料” 糾正：ALE依賴特定的自限制表面化學，並非所有材料都已找到穩定可控的ALE反應路徑（如部分過渡金屬、多元複合氧化物），許多特殊材料仍依賴傳統RIE或溼法。
• 誤讀5：“國產刻蝕裝置已全面趕上國際大廠” 糾正：國產刻蝕在CCP介質刻蝕與部分ICP矽刻蝕領域已達先進水平，但在高精尖的ALE、超高深寬比儲存刻蝕及極低損傷邏輯刻蝕等方面，與Lam/TEL等仍存在一定技術代差和產線驗證廣度差距。

最新事件

• 中微公司5nm介質刻蝕持續放量：2023年年度報告顯示，中微公司CCP介質刻蝕裝置已在5nm及以下邏輯產線獲得重複訂單，2023年刻蝕營收年增率增長49%。
• 北方華創ICP刻蝕進入國內主要儲存產線：據2023年年報及公司揭露，北華ICP刻蝕已在3D NAND和DRAM製造中實現規模化應用，多反應腔平台出貨量增長顯著。
• 應用材料與Lam Research獲得對華出口許可：2023–2024年，AMAT和Lam相繼獲得美國商務部對特定中國客戶供應先進刻蝕裝置的臨時許可或延期，但管制大環境仍存在不確定性（據公司財報電話會及公開新聞報道）。
• 東京電子擴產計劃：東京電子公告顯示，為應對3D NAND高深寬比刻蝕和ALE需求，計劃在2025年前將刻蝕系統產能提升約30%。
• ALE在GAA節點匯入量產：三星、英特爾在3nm/2nm GAA工藝中採用各向同性ALE進行奈米片溝道釋放，標誌著ALE從研發走向規模化製造（據2023年各公司技術論壇資料）。
• 國產高純刻蝕氣體供應改善：2023–2024年，華特氣體、金宏氣體等公司的高純碳氟及鹵素氣體陸續通過國內主要代工廠認證，一定程度緩解了上游氣體約制風險。

追蹤指標

• SEMI全球晶圓廠裝置支出預測：重點關注刻蝕裝置支出分項，可追蹤未來兩季度裝置採購景氣。
• 主要裝置商季度刻蝕營收與訂單：關注Lam、TEL、AMAT、中微、北華季報中刻蝕系統出貨臺數、腔數以及在手訂單變化。
• 腔體安裝量與產能：幹法刻蝕腔（chamber）累計裝機量及年新增量，可直觀反映產能擴張節奏。
• 工藝演進里程碑：各邏輯/儲存大廠在新節點選定的刻蝕方案，是否採用ALE、脈衝等離子體等前沿技術，影響裝置商競爭格局。
• 關鍵零部件與氣體價格：射頻電源、ESC、特氣等核心物料交期與價格走勢，反映供給側壓力。
• 國產裝置中標份額：在中國主流產線公開招標中，國產刻蝕裝置的中標份額變化，可作為國產替代程序的可量化參考（以中國招標投標公共服務平台等公開資訊為準）。

信源

1. SEMI, Worldwide Semiconductor Equipment Market Statistics (WWSEMS), 2023 Edition.
2. TechInsights, Semiconductor Equipment Market Tracker – Etch, 2024.
3. Lieberman M. A., Lichtenberg A. J., Principles of Plasma Discharges and Materials Processing, Wiley, 2005.
4. Chang J. P. et al., “Dry etching for semiconductors”, Journal of Vacuum Science & Technology A, 2020.
5. Haass L. et al., “Atomic Layer Etching enabling next node technology”, SPIE Advanced Lithography, 2019.
6. Lam Research, Tokyo Electron, Applied Materials FY2023 Form 10-K/Earnings Transcripts.
7. 中微公司、北方華創 2023年年度報告及投資者關係活動記錄表。
8. 萬業企業子公司Compart、華特氣體等公司公開資訊及第三方行業報告。
9. 中國半導體行業協會、中國電子專用裝置工業協會相關統計（2023年度）。
10. Kanarik K. J. et al., “Overview of atomic layer etching in the semiconductor industry”, Journal of Vacuum Science & Technology A, 2015.