電氣規則檢查
1. 3秒看懂：它到底是什麼？
電氣規則檢查是一項在積體電路設計流程中必不可少的自動化驗證步驟。它的核心任務，是在晶片投入昂貴的製造環節前，通過軟體模擬檢測電路原理圖中存在的電氣連線錯誤和潛在效能風險。
簡單說，如果把晶片設計比作一篇複雜的文章，功能模擬是看文章是否文不對題，設計規則檢查是檢查寫作格式和標點，而電氣規則檢查則專門負責找出致命的語病和邏輯謬誤——比如電源直接接到地線上造成的短路，或是訊號線懸空導致的無序漏電流。
它不是查“是不是那麼寬”，那是物理驗證的事，而是查“該不該這麼連”。ERC 的輸出是一份錯誤與警告報告，設計師必須逐條確認並修正，否則晶片即使製造出來也大機率是廢片。
2. 3分鐘產業解釋：為何它是萬億產業的隱形防線
在現代半導體工業，一次先進製程的流片成本高達數千萬甚至上億美元。一個小小的 ERC 錯誤如果未被發現，就可以讓這筆投資化為烏有，並導致產品上市延誤至少 3 到 6 個月。因此，ERC 是整個產業鏈中一道看不見的、但價值數千億美元的“保險絲”。
在產業分工中，它處於一個樞紐位置：
- 對無晶圓廠設計公司來說，ERC 是流片前的最終電氣質量背書。它的精度和完備性，決定了產品是一次成功，還是需要多次昂貴的重新流片。
- 對電子設計自動化（EDA）工具商而言，ERC 是建置競爭壁壘的核心模組。它必須與代工廠的工藝特性深度結合，光有演算法沒有資料，查出的結果就是廢紙。
- 對晶圓代工廠來說，他們提供包含成千上萬條電氣規則的設計套件，ERC 是強制執行這些紀律的“數字化身”，確保所有客戶設計的電氣行為都在其工藝可控範圍內，從而保障整片晶圓的良率。
這個環節最致命的悖論在於：ERC 本身不創造效能，它只消滅風險。但任何想繞過或輕視它的人，最終會被放大百倍的風險吞噬。
3. 技術原理：從拓撲掃描到電氣意圖的對抗
ERC 的核心技術，並非簡單的連線關係查詢，而是一場對設計者電氣意圖的深度推論和邏輯對抗。
3.1 基礎連線規則檢查
這是最原始的 ERC，基於電路拓撲網路進行圖形演算法掃描：
- 短路檢測：兩個不同的電源網路，如果不通過任何有源/無源器件直接相連，就是短路。
- 開路/浮空檢測：一個邏輯閘的輸入端、MOS 管的柵極，如果在整個電路中沒有任何可直流通路驅動，即為開路。這種“高阻態”節點在真實晶片中極易耦合噪聲，導致邏輯翻轉和巨大漏電。
- 電源/地反接檢測：檢查電晶體襯底、N阱連線是否極性正確，避免 PN 結正向導通燒燬。
3.2 器件級電氣應力檢查
它深入單個器件，檢查超越布林邏輯的“模擬現實”：
- 電遷移風險標註：檢查電源網路中哪些細長金屬線承載的電流密度，超出其材料物理極限，會逐漸斷裂。
- 天線效應檢查：在製造過程中，長金屬線會像天線一樣收集等離子刻蝕的電荷，可能擊穿脆弱的薄柵極。ERC 需計算金屬/過孔與柵極的面積比率，標出風險點。
- 驅動能力衝突：檢查一個訊號節點上，是否同時被多個強驅動能力的邏輯閘爭搶，這會導致短路大電流和訊號不確定。
3.3 先進工藝下的多域耦合檢查
在 FinFET 及更先進工藝，問題不再是單一物理域的：
- 電-熱耦合：區域性高功耗器件自發熱，會導致相鄰器件閾值電壓漂移，ERC 需結合版圖熱分佈模擬識別時序災難點。
- 襯底噪聲注入：敏感類比電路周圍的數字邏輯，通過公共襯底注入噪聲。ERC 需識別襯底接觸與噪聲源的距離和隔離度，防患於未然。
4. 關鍵引數：衡量 ERC 工具與流程效能
評估一套 ERC 解決方案的質量，需要看這些核心指標（資料口徑：Synopsys、Cadence、Siemens EDA 2023 年白皮書及公開技術文獻）：
| 指標維度 | 具體引數 | 指標定義與行業目標 | 來源/解釋 |
|---|---|---|---|
| 覆蓋面 | 規則數量 | 與代工廠工藝設計套件（PDK）對齊的規則總數。先進 3nm 工藝 PDK 包含 ERC 規則超 5000 條，成熟 28nm 約 1500 條。 | 源自 TSMC 2023 年線上設計技術平台公開描述。 |
| 精度 | 誤報率 | 報告為錯誤但實際無害的比例。業界頂尖水平要求低於 5%。高誤報率會增大工程師排查負擔，導致真實錯誤被忽略。 | 綜合 Siemens EDA “Calibre” 產品在 DAC 2022 上的技術演講。 |
| 漏報率 | 實際存在違規但未檢出的比例。這是致命傷，目標是接近 0。但由於電氣行為組合爆炸，理論上無法絕對消除。 | ||
| 擴充套件性 | 單次分析邏輯閘數 | 對超大規模系統級晶片（SoC，含數百億電晶體）的處理能力。主流工具通過分散式並行，可在 8 小時內完成超 5 億邏輯閘的全晶片 ERC。 | 綜合 Cadence “Quantus/PVS” 平台 2022 年技術資料。 |
| 效率 | 增量檢查速度 | 設計修改後，僅對改動部分重跑檢查的時間。對設計師日常迭代至關重要，要求分鐘級甚至秒級反饋。 | 公開資料未見統一基準，依賴具體設計規模。 |
| 整合度 | 與版圖/電路圖交叉探測 | 在電路圖和版圖上，精準高亮違規位置，並能追溯違規電氣路徑。這是縮短調試周期（TAT）的關鍵。 | 所有主流 EDA 工具標配能力。 |
5. 技術路線：三大流派的博弈與融合
ERC 不是單一演算法，而是存在哲學分歧的技術體系。
5.1 基於規則的“憲法審查”派（Rule-Based） 這是絕對主流，由代工廠提供“電氣憲法”（Design Rule Manual），EDA 工具執行靜態判斷。優點是可解釋性強，每個錯誤都有明確條文。但永遠落後於新的電氣失效模式，且規則之間可能矛盾。Calibre PERC（Siemens）、Assura/PVS（Cadence）、IC Validator（Synopsys）均根植於此。
5.2 基於模擬驅動的“動態偵探”派（Simulation-Assisted） 它先通過瞬態模擬“再現”晶片上電瞬間、狀態切換的動態電流走向，再從波形中反向標定哪些器件承受了超標應力，哪些節點有危險的動態電壓降。優點是精準，發現靜態規則測不出的動態風險。但對超大規模設計，模擬資源消耗巨大。
5.3 人工智慧驅動的“機率預測”派（AI/ML-Based） 近年新趨勢，試圖跳出“窮舉規則”。核心思想是，將已知好/壞設計作為訓練資料，讓 AI 學會預測版圖上潛在的電氣薄弱點。Synopsys 的 DSO.ai 空間探索、Cadence 的 Verisium AI 平台，已展示出利用強化學習提前標記問題區域的能力。它無法替代驗證，而是作為“偵察兵”大幅縮小需要重點審查的區域。
未來路線是融合：用 AI 鎖定可疑區域，用模擬在關鍵路徑進行動態校驗，最後用規則體系給出確定性的綠/紅燈。
6. 上游：技術底座與權威律法的制定者
ERC 的能力，高度依賴其上游提供的“法律條文”和“物理模型”。
6.1 代工廠的工藝設計套件（PDK）
這是 ERC 的“權威資料來源頭”。PDK 檔案裡寫死了每個工藝層允許的電壓域、電流密度上限、寄生模型。TSMC、三星等巨頭的技術領導力，很大程度體現在其 PDK 的完備性和精準性上。粗略或保守的 PDK 會直接導致 ERC 誤報氾濫。
6.2 電晶體級 SPICE 模型
標準模型（如 BSIM-CMG）定義了器件在極端電氣應力下的行為曲線。所有 ERC 的應力判斷閾值，都源自這些模型的物理邊界。
6.3 EDA 基礎演算法庫與求解引擎
ERC 底層極度依賴高效的稀疏矩陣求解器（如電路拓撲掃描），以及用於寄生引數反標的三維電磁場快速求解器。這些底層技術，通常由大型 EDA 廠商內部自研並視為核心商業機密。
6.4 上游 IP 核的電氣指紋
對於一個集成了眾多數模混合 IP 的 SoC，上游 IP 提供商必須出具該 IP 的電氣驗證手冊，詳細標明內部的電源域、噪聲容限、ESD 路徑等。只有獲得完整的“IP 電氣指紋”，頂層 ERC 才能正確判定 IP 間的電氣互動。
7. 下游：從製造避雷到汽車功能安全的基石
ERC 的價值，要在下游的“殘酷現實”中兌現：
- 消費電子（手機 SoC）：一處未查出的 0.1V 動態電壓降，可能在特定遊戲場景下導致 CPU 瞬間無法維持頻率而卡頓。這直接關聯到使用者體驗和品牌口碑。
- 高效能運算（GPU/AI 晶片）：一顆 H100 級 GPU 的功率超 700W。ERC 對電源分配網路的電遷移檢查，是確保晶片 7x24 小時高負荷執行多年不燒燬的絕對核心。任何單點電源網路的過電流疏忽，都會是災難。
- 汽車電子（MCU/自動駕駛晶片）：在這裡，ERC 不僅是經濟性，更是功能安全的生命保障。國際標準 ISO 26262 要求所有安全相關電路，必須完成最嚴苛級別的 ERC。比如用於觸發安全氣囊的驅動電路，其驅動管上的任何非法體偏置漏電都可能被標為優先順序最高的致命錯誤。車企有專門的流程審查整個 ERC 報告閉環。
- 航空航天與國防：輻射環境下的單粒子效應（SEE），會瞬間改變數字節點電壓。下游的專用 ERC 流程需結合輻射模型，檢查關鍵暫存器是否具有足夠的抗輻照電氣隔離。
8. 受益公司：價值鏈條上的關鍵節點
電氣規則檢查作為一個功能模組，本身不產生直接營收，其價值體現在它對產業參與者的戰略意義和通過應用所鞏固的競爭優勢。以下分析視角聚焦於產業角色如何因此環節的強弱而受益或受制，不構成任何經營與財務建議。
8.1 三大 EDA 巨頭
ERC 是它們電子設計自動化全流程平台鎖定客戶的關鍵錨點。
- Siemens EDA：背靠西門子工業軟體體系，其 Calibre 系列是物理驗證領域的實質標準，尤其是 Calibre PERC 在電遷移檢查和複雜 ERC 方面的能力，被多數全球前 20 大半導體公司設定為簽收（sign-off）黃金工具。其穩固的客戶黏性直接源於下游晶圓廠對其規則的優先支援。
- Synopsys：以設計融合和數字領域見長，其 IC Validator 與其設計實現工具（Fusion Compiler）深度耦合，在流程中（in-design）ERC 檢查方面有獨到優勢，可大幅縮短迭代週期，是它吸引追求工程效率的 AI 晶片和移動 SoC 客戶的重要手段。
- Cadence：擁有完整的 Virtuoso 定製化設計平台，其 PVS 和 Quantus 為模擬、混合訊號與射頻設計提供了無可替代的“設計即正確”環境，牢牢佔據高階模擬和汽車電子市場。
8.2 技術主導的垂直整合廠商
- Intel 與 AMD（x86 架構）、NVIDIA（GPU）、Apple（M 系列晶片）：這些公司之所以能屢屢在晶片效能上創造突破，一個重要支柱是它們的內部 EDA 團隊有能力進行超越一般標準的、最嚴格的電氣規則定製與檢查，將其獨特的微架構與先進的製造工藝（如 TSMC N3P）完美匹配。這種能力，是無數無法深入工藝細節的晶片設計公司所不具備的核心護城河。
8.3 中國替代生態賽道關鍵企業
- 華大九天：作為國產 EDA 龍頭，其物理驗證工具 Argus 是關鍵國產替代。受益於國內製造頭部企業與其深度合作，其 ERC 規則的工藝覆蓋正向 14nm 及更先進節點追趕，是保障中國大陸該環節技術自主的核心載體。
- 芯華章、國微芯等：作為新興 EDA 力量，它們在新型驗證方法學和更靈活的系統級規則（System-Level ERC）上探索，是補充國產 EDA 完整度的重要力量。它們的發展可最佳化國內全流程 EDA 生態的完整性。
9. 市場規模：一個不獨立的、被計算的附屬價值
電氣規則檢查軟體本身，並不作為一個獨立的市場被第三方統計機構單獨評估。公開資料未見有機構釋出名為“全球 ERC 市場”的規模報告。其價值內化於整個電子設計自動化與半導體制造的巨大齒輪之中。我們需通過兩個層級來理解它的經濟體量：
9.1 直接承載體：物理驗證與簽收市場
ERC 是物理驗證市場的核心組成部分。據 Yole Group 在 2023 年的 EDA 行業分析報告估計，整個物理驗證與簽收（包括設計規則檢查、版圖與原理圖一致性檢查、ERC 及其他）是 EDA 中規模大且高度集中的細分市場，2023 年該細分市場全球總規模約 12 億美元，佔當年全球 EDA 市場（約 145 億美元）的約 8%。而這其中，設計規則檢查與版圖與原理圖一致性檢查耗費的計算資源與需求更廣泛，單獨針對 ERC 的軟體授權與算力支出，行業分析師（來源：綜合“Semiconductor Engineering”媒體 2022-2023 年對 EDA 市場的拆解分析）普遍估算其約佔該細分市場的 15% 至 20%，摺合 1.8 億至 2.4 億美元。這是一個高度專業、壁壘極高且為巨頭所壟斷的利基市場。
9.2 隱性價值體現：流片成本保險市場
ERC 更宏大的價值體現在流片失敗的預防上。一次 5nm 製程的全套掩模費用，據 IBS (International Business Strategies) 在 2024 年初的報告資料，高達 2750 萬美元。全球半導體行業每年因設計不完善導致的重新流片次數，據同業評估仍維持在高單位數百分比。一個功能足夠完備的 ERC 流程，其核心使命就是將這百分點的失敗機率降到無限趨近於零。這相當於每年為整個半導體產業避免了價值可能達數十億美元的直接損失。這才是其真正的、無法直接計入財務報表的經濟貢獻。
10. 玩家對比：環肥燕瘦，各司其職
以下基於 2023 年至 2024 年的公開技術論壇、產品釋出和行業評測資訊，對主流 ERC 工具進行非排名對比。
| 玩家 | 核心平台 | 核心優勢與護城河 | 主要領地與挑戰 |
|---|---|---|---|
| Siemens EDA | Calibre PERC | 事實性工業標準。幾乎所有頭部代工廠優先為其提供 PDK 規則支援，全球簽收認可度最高。提供跨模擬、數字的全能型方案。 | 全球頂尖邏輯、儲存、模擬 IDM 與Fabless。挑戰在於應對超大規模設計時，計算成本攀升極快。 |
| Synopsys | IC Validator | 設計與驗證的“左移”融合。與自家 Fusion Compiler、PrimeSim 模擬器高度耦合，在設計中並行進行 ERC，實現提前發現、快速收斂。 | 追求極致產品上市時間的數字 SoC 大廠，尤其是 AI/高效能運算晶片。其在獨立全晶片簽收市場的佔有率，是它與 Siemens 競爭的關鍵。 |
| Cadence | PVS / Quantus | 定製化模擬/混合訊號領域不可替代的“設計內在”檢查。其規則集和寄生引數反標引擎，在處理鎖相環、高速序列介面等敏感電路時，精度和完整性被廣泛視作最優秀的。 | Apple、博通、德州儀器等擁有龐大模擬/混合訊號設計的巨頭。其挑戰是將這種定製化的絕對優勢，有效延伸至大規模數字簽收。 |
| 華大九天 | Argus | 國產自主可控的唯一成熟選項。在已驗證的成熟節點（28nm 及以上），支撐著中國大陸龐大的中低端晶片設計群體，並正獲得從國家級到商業客戶的多層級全力扶持與協同最佳化。 | 本土供應鏈安全的核心環節。最大挑戰是獲得先進 FinFET 節點（14nm 及以下）代工廠官方的完整電氣規則背書並實現大規模量產驗證。 |
11. 風險：這不是一個可以“自動化”過關的綠屏
對使用者而言，最大的風險叫 “刷綠妄想症”——認為徹底清空所有錯誤和警告就等於設計完美。
- “假陰性”的絕對陷阱：規則庫永遠存在邊界，新出現的電氣失效模式可能完全不被任何規則覆蓋。對一個從未被質疑的電路結構盲信，是資深工程師最容易掉入的陷阱。極端條件下（如高溫、電壓瞬變）才暴露的物理效應，就是設計中最危險的暗礁。
- 規則質量黑洞：如果 PDK 提供的 ERC 規則本身就保守、滯後甚至殘缺，就像拿著過時且錯誤的地圖行軍。新興代工廠和製程節點的最大風險就在於此。
- 訊號完整性與電源完整性脫節：傳統 ERC 靜態檢查對動態電壓降和串擾的預測能力極為有限。如果沒有結合瞬態模擬進行補充動態驗證，一個全部通過 ERC 的電源網路可能在實際執行中高頻振盪並失效。
- 人的失能與誤判：面對數千個警告項，工程師可能產生“警告疲勞”，習慣性勾選忽略。歷史上無數次晶片故障復盤都指向同一個根因：所有的災難性失效，在流片前的 ERC 報告中都以各類看似無害的警告形式出現過了。
12. 誤讀糾偏：請不要這樣理解它
- 它不是設計規則檢查（DRC）：DRC 檢查物理製造的幾何可行性（如線寬、間距），是“物理語法”檢查。ERC 檢查電氣互動的效能與安全，是“電氣語義”檢查。兩者天差地別，不可混淆。
- 它不是版圖與原理圖一致性檢查（LVS）：LVS 只證明版圖與原理圖的拓撲連線完全一樣。但兩個完全一樣的拓撲可以一個是安全的，一個是短路燒燬的。ESD 保護網路就是 LVS 完美但 ERC 會報錯的典型——其結構就是二極體接電源或地。
- “清空錯誤=設計完美”的致命幻覺：這是最廣泛的認知陷阱。規則只能防範已知風險。真正的電氣穩健性，需要設計師在規則之外，進行以物理認識為基礎的判斷和風險再評估。一個清楚自己設計為什麼通過了某些特定規則檢查的工程師，遠比只知道清空錯誤的強得多。
13. 最新事件：關鍵推力與範式轉移（2023-2025）
- 3D-IC 與異構整合的電氣新課題（2024 年至今）：隨著台積電 3D Fabric、英特爾的 EMIB 技術成為 AI 晶片主流，垂直堆疊晶片間的電氣耦合檢查完全脫離了傳統單晶片 ERC 的維度。不同芯粒的電源域、時鐘域和熱應力相互穿透，催生了面向 3D-IC 的系統級電氣檢查的全新 EDA 工具需求狂潮。Cadence 和 Synopsys 均在 2024 年的 CDN Live 和使用者大會上，將多物理場、多芯粒協同分析列為核心研發路線。
- 人工智慧輔助 ERC 靜默革命（2023-2024）：不再是“用 AI 寫規則”，而是“用 AI 學習什麼是壞設計”。Synopsys 通過 DSO.ai 在真實客戶測試中，證明機器學習可以提前預測動態電壓降熱點，減少後期 ECO 迭代次數。西門子 EDA 則推出 Solido Analytics，在蒙特卡洛模擬中找出對電氣應力最敏感的角落，將風險預判從“定性的規則”推到“定量的機率”。
- 地緣政治驅動的國內 ERC 生態強制成長：受限於對先進工具獲取的不確定性，中國企業（華為海思、飛騰等）前所未有地深入參與到國產 ERC 工具的協同驗證中。這種將最苛刻的設計需求直接拋給 EDA 工具商“對撞”的模式，正在加速縮短國產工具在規則完備性和簽收精度上的差距，是過去慢條斯理的商業化迭代所不可比擬的。
14. 追蹤指標：如何觀察這個隱秘的領域
追蹤這個隱蔽但極重要的技術節點，可以觀察這些前瞻性指標：
- 台積電/三星 PDK 版本釋出註記：關注其新的設計規則手冊中，增加的與應力、熱、耦合噪聲相關的新規則類別數量（如 TSMC N2 工藝的首次 PDK 更新）。
- EDA 大會技術論文關鍵詞：每年六月在美國舊金山舉行的設計自動化會議（DAC），是觀察風向的絕對視窗。“3D-IC Electrical Signoff”、“Thermal-aware EM”、“AI-Driven ERC”、“Multi-domain simulation”等關鍵詞的熱度，定義了技術前沿。
- 中國國產代工廠技術論壇：觀察 SMIC、華虹半導體在其年度技術論壇上，與華大九天等國產 EDA 廠商聯合公佈的“工藝—工具認證”里程碑。每次聯合釋出，都代表著一次國產 ERC 生態的真實進步。
- 專利訴訟與併購活動：物理驗證領域的專利極度集中。偶爾發生的小規模技術型併購或人員變動，往往預示著現存的某些 ERC 技術瓶頸正通過人才收購來尋求突破。
- 功能安全強制標準更新：ISO 26262（汽車）和 DO-254（航空）等標準對電氣驗證證據鏈的細則更新。每次提高要求，都會直接擴大對 ERC 流程的深度和廣度需求。
15. 信源：這些地方可以找到可靠資訊
要深入研究 ERC，以下是經過篩選的、有公信力的公開信源層次：
- 一級信源（標準制定與環節主導者）：
- 代工廠設計技術平台：台積電（TSMC Online）、三星（Samsung Foundry）向合作伙伴開放的硬核技術文件平台。這是規則從何而來的終極答案。
- 三大 EDA 工具商官方技術白皮書與使用者指南：Siemens EDA（Calibre）、Synopsys（IC Validator）、Cadence（PVS/Quantus）。它們的技術部落格和應用筆記（Application Note）是掌握方法論的聖典。
- 二級信源（行業頂級會議與期刊）：
- DAC 會議論文集：設計方法學、驗證新演算法釋出的權威渠道。
- IEEE Transactions on Computer-Aided Design：電路模擬、寄生引數提取、物理驗證前沿演算法的頂級學術來源。
- Semiconductor Engineering：深度追蹤製造、設計、EDA 互動的產業媒體，經常發表拆解複雜驗證挑戰的深度分析文章。
- 三級信源（產業研究與投資機構）：
- IBS：在晶圓成本和良率分析方面有翔實模型，可間接理解 ERC 的經濟價值。
- Yole Group：提供 EDA 行業細分市場宏觀規模的機構。
免責宣告：本文旨在客觀梳理電氣規則檢查的技術概念、產業邏輯與技術脈絡，內容供學習參考，不構成任何形式的投資建議、買賣指令或大勢預測。所有資料均標註其來源及年份，相關市場主體與技術細節時刻變化，請讀者基於最新公開資訊和獨立判斷進行決策。