靜電放電

3 秒看懂

靜電放電 (ESD) 是兩個攜帶不同靜電電位的物體在靠近或接觸時發生的瞬時電荷轉移。一次肉眼完全看不見的 ESD 事件，電壓就可達到數千伏，而持續時間僅納秒至微秒級。對電子元器件而言，這樣的脈衝足以永久性損壞電晶體的柵氧化層、PN 結或金屬互連線，是晶片設計、封裝、組裝乃至最終裝置現場執行中的首要可靠性威脅。行業內通過片上保護電路、系統級防護器件以及嚴格受控的生產環境（接地、離子化、溼度控制）來管理 ESD 風險，並對每一顆積體電路進行標準化模型下的抗擾度驗證。

3 分鐘產業解釋

人體、裝置或晶片本身因摩擦起電或感應起電積累電荷，當不同電位的物體相互接近時，間隙電場強度超過介質擊穿閾值（常溫常壓下空氣約 3 kV/mm），即形成導電等離子體通道，儲存在等效電容中的能量在極短時間內釋放，瞬時電流峰值可達數安培到數十安培。在半導體產業，ESD 不只是板級工程師關心的外部防護話題，它深深刻入晶片的輸入/輸出 (I/O) 環設計流程——所有進入市場的積體電路，都必須按特定放電模型完成片上保護設計與驗證。

主流模型包括：

• 人體放電模型 (HBM)：模擬帶靜電的人體經由指尖向器件管腳放電，等效電路為 100 pF 電容通過 1.5 kΩ 電阻放電。
• 帶電器件模型 (CDM)：模擬器件本身因摩擦或感應帶上電荷後，某一管腳接觸地電位形成的放電，其等效電容為器件襯底對地電容（數 pF），放電迴路電感極低，使電流上升時間低於 200 ps。
• 機器模型 (MM)：模擬金屬工具放電，等效電容 200 pF，幾乎無串聯電阻，產生強烈振盪電流波形，當前重要性已大幅下降，多數需求被 CDM 替代。
• 系統級 ESD (IEC 61000-4-2)：模擬真實世界中帶靜電的人體向電子裝置埠放電，峰值電流更高、能量更強，需由板級 TVS 和片上保護協同承受。

片上保護設計的基本思想是：為每一個外部管腳提供低阻抗、快速響應的洩放路徑，將瞬態電流安全旁路到電源/地網路，同時將管腳電壓鉗制在內部核心電路可承受的水平以下。當工藝邁向奈米級，柵氧化層越來越薄，擊穿電壓與工作電壓之間的視窗大幅收窄，讓 ESD 保護成為集器件物理、電路設計、版圖最佳化和工藝集成於一體的高壁壘技術。設計完成後，還需要利用 HBM/CDM 測試系統對晶圓或封裝後的晶片進行應力打擊與失效判定，確保產品能在量產環境中達到商用可靠性水平。

技術原理

靜電產生與充電機制

對半導體工業而言，重要的靜電來源有三類：

• 摩擦起電：兩種不同材料接觸後分離，介面處發生電子轉移，使各自帶電。晶圓傳送過程中與機械臂、輸送軌道接觸，晶片封裝與塑膠管或托盤摩擦，皆是摩擦起電的典型場景。
• 感應起電：帶電體靠近導體時，導體內部電荷重新分佈，導致近端感應出相反極性電荷，遠端帶相同極性電荷；當導體短暫接地後即成為淨帶電體。
• 剝離帶電：例如從膠膜上撕下保護帶時，介面分離會在極短時間內產生高靜電積累，在先進封裝和晶圓減薄工藝中尤其顯著。

放電物理與波形特徵

當帶電體與另一電極之間的電場超過空氣的介電強度時，就形成電弧通道，儲存的能量被釋放。放電電流的頻譜極寬，CDM 脈衝的頻寬可達數 GHz，使其不僅造成熱損傷，還會通過電磁干擾耦合到敏感電路節點。

• HBM 波形：100 pF 通過 1.5 kΩ 放電，上升時間約 2~10 ns，衰減時間約 150 ns，峰值電流在 2 kV 預充電電壓下約 1.33 A。
• CDM 波形：取決於器件的對地電容與放電管腳的寄生電感，標準測試中在 500 V 下峰值電流常超過 5 A，上升時間 100200 ps，半峰寬僅 12 ns。如此高速的脈衝極易耦合到晶片內部電源分配網路，引起邏輯擾動甚至閂鎖。
• 系統級 IEC 波形：通過 150 pF/330 Ω 網路模擬人體通過金屬物體（如鑰匙）放電，上升時間小於 1 ns，首峰電流在 8 kV 接觸放電時可達到 30 A，總持續時間約 100 ns。

片上保護結構

典型的互補金氧半導體 (CMOS) I/O 保護方案採用“雙二極體 + 電源鉗位”架構，如正文簡化原理圖所示：每個 I/O 焊盤通過一對背對背二極體分別連線到 VDD 和 VSS，在正極性 ESD 事件時電流經上二極體流至 VDD 電源軌，再通過電源鉗位（RC 觸發的大尺寸 MOSFET 或基於接地柵 NMOS 的 snapback 結構）回到 VSS。對負極性事件，下二極體直接向 VSS 洩放。

電源鉗位的核心器件常被設計為：

• 柵極接地 NMOS (GGNMOS)：利用其寄生 NPN 雙極電晶體在高壓下的回跳 (snapback) 效應，從高阻態轉入低阻維持狀態，實現強瀉流能力。
• 可控矽整流器 (SCR)：具有極低的維持電壓和極高的單位面積浪湧能力，但存在閂鎖風險，需要精心設計觸發電壓和維持電流，避免在正常工作電壓下誤開啟。
• 主動觸發式鉗位：通過 RC 檢測網路在 ESD 脈衝上升沿迅速開啟大尺寸 MOSFET，常用於先進工藝中，以避免 snapback 器件因過高的觸發電壓而無法及時保護薄柵氧。

現代晶片 ESD 設計還必須通過版面配置對稱性、保護環、匯流排電阻和多指並聯的均勻觸發技術，來確保在多管腳組合應力下的魯棒性。設計驗證依靠 TCAD 器件模擬和傳輸線脈衝 (TLP) / 極快速 TLP (VFTLP) 測試，以提取保護結構的準靜態 I-V 特性、失效電流和動態導通電阻。

關鍵引數

ESD 效能的評判依賴一系列通過標準儀器和測試方法得出的量化指標。

• HBM 耐受等級
  按 JS-001 分級，消費類晶片通常要求達到 2 kV (Class 2)，汽車與工業晶片則常要求 4 kV 以上 (Class 3A)。每提升一級，要求在正負各極性和全部管腳組合下通過測試。

• CDM 耐受等級
  按 JS-002 標準，先進封裝要求達到 250 V 或 500 V；用高速 QFN、BGA 封裝的大型數字系統級晶片 (SoC) 尤其容易在 250 V 以下失效，需要專門的版圖與封裝協同最佳化。部分消費電子可能接受較低等級，但一般不得低於 150 V。

• 鉗位電壓 (Vclamp) 與動態電阻 (R_dyn)
  在 TLP 100 ns 脈寬下測量，保護路徑上的電壓峰值必須始終低於被保護器件的擊穿電壓(V_BD)。動態電阻越低，表示在同等峰值電流下鉗位電壓增越小，越容易滿足設計視窗。理想保護器件的 R_dyn 可控制在 1 Ω 以下。

• 漏電流 (Ioff/Iddq)
  ESD 應力前後及多次應力後，靜態漏電流不應發生不可逆增加。通常在最大工作電壓下監測，低於 1 μA 量級的變化通常是可接受的，汽車級要求更嚴。

• 閂鎖抗擾度 (Latch-up)
  按照 JESD78，進行 I-test 電流注入，晶片必須在規定溫度下耐受 ±100 mA 至數百 mA 脈衝而不發生電源到地的閂鎖。對帶有 SCR 的保護結構，需要額外考察維持電壓是否高於最大工作電壓。

• 寄生電容 (C_ESD)
  直接影響高速訊號眼圖，對 PCIe Gen4/5、USB4、DDR5 等介面，保護器件的總對地寄生電容通常要求 ≤0.2 pF，射頻埠甚至要求 ≤0.1 pF。電容常通過 S 引數測量並在工作偏壓下提取。

• TLP 失效電流 (It2) 和 漏電增加點
  TLP 曲線中，電流持續上升直到器件進入熱失效或漏電突然增大幾個數量級，該點電流值即為保護器件的最大浪湧能力。通常在單一管腳上要求在數安培以上。

（以上所有引數均為行業常用要求，具體數值直接取決於工藝節點、應用場景和客戶可靠性規範，公開資料未見統一的最低下限。）

技術路線

靜電放電保護的技術路線以晶片工藝節點和器件型別為分野，並與系統級保護器件發展並行演進。

1. 傳統平面 CMOS 節點（0.18 μm 及以上）

設計視窗較寬（柵氧化層擊穿電壓數伏至十數伏），可廣泛採用 GGNMOS 與 SCR 結構，並允許保護器件的轉折電壓較高。版圖規則相對寬鬆，可通過簡單的 ESD 匯流排實現全晶片洩放網路。由於 I/O 供電多為 3.3 V/5 V，保護器件寄生電容對低速介面影響有限。

2. 先進 FinFET / GAA 工藝（7 nm 及以下）

核心器件僅耐受極低電壓（如 1.2 V 或更低），ESD 設計視窗大幅收窄到僅有零點幾伏。FinFET 器件的 inherent snapback 特性較弱，體區縮小使抑制閂鎖較容易，但需依靠純二極體陣列與主動電源鉗位。保護結構幾乎不允許引入明顯電容（高速 SerDes 要求 C_ESD<0.2 pF），必須與 T-coil 電感或匹配網路協同設計。由於晶片內部互連密度極高，CDM 峰值電流極易超過 10 A，要求保護路徑上的金屬走線寬度和通孔陣列留有足夠冗餘，並採用多管腳並聯洩放。

3. 寬禁帶半導體（GaN / SiC）

以增強型 GaN HEMT 或 SiC MOSFET 為代表，這類功率器件的柵極對正壓和負壓均極度敏感，且缺乏矽器件中的體二極體用於回跳。保護設計通常需要在柵極和源極之間整合定製的矽基 TVS 或專用鉗位電路，並與功率晶片共封裝。GaN 器件的 ESD 耐受度天然低於矽基功率器件，HBM 水平常低於 1 kV，因此在系統應用中必須對外部埠施加嚴格的板級防護。

4. 系統級 TVS 保護器件

分立保護器件的技術路線則聚焦於：

• 降低電容：推出 0.1~0.2 pF 的聚合物 TVS 和超低電容矽 TVS，適用於 USB4、HDMI 2.1、千兆車載乙太網路等介面。
• 浪湧能力整合：將 ESD 保護與浪湧保護（如雷擊感應）合併，減少 PCB 佔用面積。
• 多通道陣列：在單個封裝內整合 4~8 路保護，用於高速並行匯流排。
• 符合車規 (AEC-Q101) 和 ISO 10605 測試的專用器件，能夠在 125°C 甚至 150°C 結溫下保持效能和零老化失效。

上游

靜電放電產業鏈的上游主要包含使能和定義 ESD 效能的基礎材料、設計工具與測試裝置。

• 半導體基礎材料
  矽襯底與外延片; 用於製備片上保護器件; 某些特種工藝在襯底上通過注入和退火形成低阻埋層或深阱以最佳化洩放路徑。寬禁帶材料（GaN on Si、SiC 襯底）的供應也直接影響功率器件 ESD 設計的可行性。

• EDA 工具與 IP
  ESD 設計離不開DRC/LVS 規則（代工廠在 PDK 中提供的 ESD 層面約束）、路徑驗證工具 (PERC) 以及 TCAD 模擬引擎。Cadence 的 Voltus-Fi 和西門子 EDA 的 Calibre PERC 專門用於檢驗全部應力組合下的電流密度和壓降；Synopsys 則提供可配合 HSPICE 模擬的 ESD 緊湊模型。TCAD 工具（如 Synopsys Sentaurus）用於保護器件的物理模擬，以預測 turn-on 和熱失效行為。

• 測試與驗證裝置
  高精度傳輸線脈衝 (TLP/VFTLP) 系統、機器人化 HBM/CDM 測試系統（如 Hanwa、Thermo KeyTek、GMC-I 等品牌）。先進的 VFTLP 需要 ps 級上升沿脈衝生成和高頻寬採集，屬於精密射頻量測儀器範疇。系統級 ESD 槍和符合 IEC 61000-4-2 的校準裝置也是上游關鍵裝置。

• 封裝與基板技術
  先進封裝（如 2.5D/3D 堆疊）中的矽通孔 (TSV) 和微凸點會引入額外的 CDM 放電路徑與應力，高密度有機基板的介電特性也影響電源分配網路的 ESD 響應，相關材料供應商與封裝方案商屬於間接上游。

下游

ESD 保護從晶片延伸到最終產品，下游覆蓋板級保護、製造環境控制及高可靠性應用領域。

• 板級保護與元器件選型
  系統廠商在每個暴露的外部埠（USB、乙太網路、HDMI、天線、按鍵、SIM 卡座等）放置 TVS 二極體或聚合物抑制器，其選型需綜合考慮工作電壓、鉗位電壓、寄生電容、封裝尺寸和車規/工規認證。板級 ESD 防護經常與共模濾波器、T-coil 等訊號完整性器件聯合版面配置，以減少總體器件數量和插損。

• 防靜電環境與製程控制
  半導體晶圓廠、封裝測試車間和 SMT 貼片線都必須建置完整的靜電防護區域 (EPA)。包括防靜電地板和桌面、操作員接地腕帶及鞋具、離子風機或離子棒以中和絕緣體上靜電、溼度控制（通常>30%RH 以減少摩擦起電）以及連續接地監測系統。這一部分由工業防靜電裝置供應商與 ESD 諮詢/認證機構組成市場。

• 高可靠性垂直領域
  汽車電子：需符合 AEC-Q100/Q101/Q200 認證，並通過 ISO 10605 車用 ESD 測試和 ISO 7637 電源瞬態測試。每輛智慧電動汽車上的高速介面數量大幅增長，直接拉動 CAN/LIN、車載乙太網路和 SerDes 保護器件的需求。
  醫療電子：要求高絕緣和極低漏電流，ESD 保護不得影響患者安全。
  航空航天與國防：要求寬溫域、抗輻射和極端可靠性，防靜電設計必須保證在真空和低氣壓下的放電行為受控。

• 失效分析與返回驗證
  一旦產品在終端市場出現與 ESD 相關的損壞（例如現場返修高發），廠商會通過 EMMI/OBIRCH、微光顯微鏡等手段定位失效點，並反向比對保護設計是否滿足宣稱等級，形成從設計到下游的質量閉環。

受益公司

以下從產業分工角度列舉由 ESD 防護需求驅動的受益企業型別和代表廠商，僅分析商業邏輯，不構成任何投資或估值建議。

• 整合器件製造商 (IDM) 與代工廠
  TSMC、Samsung、Intel 等先進代工廠在 PDK 中定義基礎 ESD 保護器件和設計規則，其工藝能力直接決定客戶晶片可達的 ESD 等級。台積電專門釋出的 ESD 設計指南及配套的驗證流程，成為其客戶匯入的關鍵服務。

• EDA 工具供應商
  Cadence、Synopsys、Siemens EDA 的 PERC/ESD 驗證與 TCAD 工具受益於每一代先進工藝需要更復雜的全晶片 ESD 驗證。隨著晶片整合度和管腳數增長，全應力組合驗證複雜度呈指數級上升，EDA 工具授權和計算資源需求相應增長。

• 分立與系統級保護器件供應商
  Nexperia、Infineon、STMicroelectronics、Littelfuse、Onsemi、Vishay、Semtech、Bourns 和 Texas Instruments（提供多種 ESD 保護陣列）等，構成了板級和系統級防護器件的主體市場。其中 Nexperia、Infineon 和 ST 長期位居汽車保護器件主要供應商之列，Littelfuse 通過收購豐富其保護器件組合。技術迭代帶來高附加值產品：極低電容、超高浪湧和整合濾波的器件享有更高毛利率。

• 測試與量測裝置廠商
  Hanwa、Thermo Fisher Scientific（原 Thermo KeyTek）、GMC-I 等提供符合 JEDEC/ESDA 規範的自動化測試系統，隨著晶片複雜度和 CDM 要求的提升，測試系統的精度、吞吐量及後續資料分析軟體需求都在升級。

• IP 與設計服務公司
  少數專門的 IP 供應商或設計服務公司提供經過矽驗證的高階 ESD 保護 I/O 庫。這些公司能夠為缺乏內部 ESD 專長的中小設計團隊提供可靠方案，降低首次投片風險。代表企業 e-Silicon (已整合) 及部分 ASIC 設計服務商。

市場規模

板級 靜電放電保護器件（主要包括 TVS 二極體、聚合物 ESD 抑制器和保護陣列）的市場規模通常被包含在更廣泛的電路保護市場內，第三方研究機構各有估計口徑。

• 據行業研究機構 Mordor Intelligence 在 2023 年釋出的《TVS 二極體市場》報告，2023 年全球瞬態電壓抑制 (TVS) 二極體市場規模估計為 20.8 億美元，預計到 2028 年將達到 28.2 億美元，年複合增長率約 6.3%。ESD 專用保護器件為此市場中增長最快的細分方向之一，與消費電子介面速率提升和汽車乙太網路滲透直接相關。（注：該資料反映所有 TVS 二極體類別；片上和系統級設計服務未計入。）
• 另一市場報告 ReportLinker 在 2023 年版的《TVS 二極體全球市場報告》中引述 2022 年規模約 21.9 億美元，預計 2027 年達 29.0 億美元 (CAGR ~5.8%)。
• 就片上 ESD 設計而言，不構成獨立交易市場，其“價值”隱匿於晶片設計的人力成本、EDA 工具開支、多專案晶圓 (MPW) 及掩模費用中。一次先進工藝下因 ESD 失效導致的金屬改版可能產生 200~500 萬美元的額外掩膜與工程成本，這種隱性成本規模巨大，但難以直接統計。

（以上市場資料均為第三方報告摘引，口徑可能有交叉，公開資料未見公認統一權威數字，此處僅供參考。）

玩家對比

以下列出全球主要的板級 ESD 保護器件供應商，從產品組合、技術特點和應用覆蓋維度做定性對比，不構成任何購買或推薦意見。（公開資料未見各廠商在 ESD 保護器件市場的精確份額排名）。

廠商	代表 ESD 系列/技術	典型寄生電容	關鍵應用介面	技術特色
Nexperia	TrEOS 系列, PESD 系列	0.1~0.25 pF	USB4、車載乙太網路、HDMI	極低電容與極深 snapback 回跳結合，強調超低鉗位電壓；已大量用於 100BASE-T1 / 1000BASE-T1
Infineon	ESD 系列 (XTREME 技術)	≤0.2 pF	USB-C、Thunderbolt、汽車高速連結	汽車領域份額穩固；擁有多功能整合（如整合共模濾波器與 ESD）
STMicroelectronics	USBLC6-2, HSP061-2	0.5~1.5 pF	USB 2.0/3.0, 乙太網路, HDMI	產品線寬，提供低漏電對、符合車規 AEC-Q101 的多通道陣列
Littelfuse	SP 系列, AQ 系列	0.2~0.5 pF	消費電子、工業、汽車	通過收購豐富產品線，強調在惡劣環境下的浪湧耐受能力
Onsemi	ESD 系列, NUP 系列	0.3~0.5 pF	USB-C、無線充電、汽車	在電源管理和訊號保護上形成配套，提供多線整合
Semtech	RClamp 系列	0.1~0.3 pF	10G 乙太網路、PCIe、車載 SerDes	極低電容方面起步早，在高速差分保護和浪湧防護（雷擊）多有版面配置
TI	TPD 系列	0.2~0.5 pF	USB, HDMI, 通用 I/O	多通道陣列豐富，常與 TI 自身介面器件捆綁參考設計

注：寄生電容資料基於各自廠商公開選型指南標稱值，實際效能與封裝和 PCB 版面配置密切相關。

在片上 ESD 設計服務領域，公開資料未見類似的分立龍頭對比。代工廠提供的 PDK ESD 方案是本領域事實上的基準，獨立 IP 廠商如 ESDEMC Technology 等曾提供專用解決方案，但市場規模有限，未被廣泛追蹤。

風險

• 整合化替代風險
  隨著晶片 SoC 整合度提升，越來越多的高速介面將 ESD 保護與 I/O 電路深度融合，可能減少板級分立保護器件的獨立用量。高階封裝中部分 CDM 保護已在基板上原位完成，對傳統二極體陣列產生替代。

• 標準演進與認證不足
  若 JEDEC/ESDA 大幅收緊 CDM 或系統級 IEC 要求，部分歷史上通過舊標準的晶片可能面臨重新驗證甚至設計迭代的鉅額成本；對保護器件廠商而言，未及時取得 AEC-Q101 或更高規格車用認證的中小型企業可能失去汽車供應資格。

• 地緣政治與供應鏈約束
  先進 ESD 測試裝置、TCAD 軟體和高效能寬禁帶材料受出口管制限制，可能導致部分國家/地區的企業無法及時獲取先進保護設計工具和裝置，從而拉大技術差距。

• 過度依賴少數客戶或行業景氣度
  保護器件市場深度依賴手機、PC 和汽車三大產業。消費電子疲軟週期會導致保護器件出貨量下跌，汽車缺芯或車型架構變化也可能縮減特定器件的需求。

• 誤設計導致的可靠性債務
  在上市時間壓力下，部分廠商可能犧牲 ESD 設計裕量，導致產品在交付後出現高浴盆曲線前期失效率（early life failure），引發大規模召回與賠償，對品牌商和半導體供應商均構成財務與聲譽風險。

誤讀糾偏

• 誤讀 1：“晶片 HBM 達到 2 kV，整機也可以通過系統級 ESD 測試。”
  實際上 HBM 測試僅對單管腳施加一定能量，且迴路路徑固定；而系統級 IEC 61000-4-2 放電能量更高、回掃電流路徑複雜，可通過聯結器殼體、訊號地線等耦合到晶片內部節點。板上缺少適當的 TVS 和低阻抗接地路徑時，晶片仍然可能發生閂鎖或軟失效。因此係統級和元件級 ESD 能力不可直接等效。

• 誤讀 2：“先進 FinFET 工藝下 ESD 能力無法做到商用等級。”
  實際上通過全晶片分散式主動鉗位、二極體陣列並通過精心調整金屬走線和 Bus 電阻，代工廠已在 5 nm/3 nm 商業產品上實現 HBM 2 kV、CDM 250~500 V 的可量產水平。只是實現這些等級所需的設計週期、版圖面積和模擬迭代遠高於舊節點。

• 誤讀 3：“所有 TVS 管引數都差不多，選最大功率的即可。”
  以 USB4 為例，若選用鉗位電壓過高或動態電阻偏大的 TVS，在 ESD 脈衝下保護管本身可能還未完全啟動，後背晶片已經承受超壓。寄生電容過高則會直接惡化訊號眼圖，導致鏈路無法通過認證。保護器件必須同時滿足訊號完整性、鉗位響應和可靠性鎖定要求，並非單一引數決定。

• 誤讀 4：“一旦通過 ESD 認證，生產中無需再做防靜電控制。”
  晶片和元件通過 ESD 測試意味著其具備一定的抗擾度，但生產線中持續的靜電積累仍可能超過設計承受極限，尤其對於 CDM 敏感的裸晶片和未封裝元件。因此晶片製造、封裝和組裝環境仍需嚴格執行 EPA 措施，二者互為補充，不可偏廢。

最新事件

• ESDA/JEDEC CDM 標準更新：2022 年，ANSI/ESDA/JEDEC JS-002-2022 釋出，對晶圓級和封裝級 CDM 測試方法給出更詳細規定，要求更高的放電波形驗證，並針對大尺寸 BGA 封裝引入校驗模組。該修訂推動眾多半導體公司升級其測試裝置和校驗流程。

• 車載多重乙太網路標準推動保護需求：IEEE 802.3ch Multi-Gig 車載乙太網路標準於 2021 年批准，高速鏈路的 ESD 和瞬態保護變得更加嚴苛。多家供應商在 2023-2024 年期間推出專用於 2.5G/5G/10G 車載乙太網路的極低電容 ESD 保護器件 (C_ESD ≤ 0.15 pF)，並整合共模濾波功能以節省空間。

• 寬禁帶保護方案初露端倪：為應對 GaN 功率器件的脆弱柵極，2022-2023 年間多項研究展示了與 GaN FET 共封裝的矽基 ESD 保護與柵極鉗位方案（如 EDS 2023 會議論文）。業界正探索利用創新異質整合將保護嵌入 GaN 封裝，以減少寄生電感引起的過沖。

• USB-C 統一充電介面法令拉動保護器件：歐盟要求自 2024 年銷售的多數便攜裝置統一採用 USB-C 介面，印度等地也在跟進。相應每臺裝置中 VBUS、CC 線、高速資料線均需對應的 ESD 保護，進一步推升多通道 TVS 陣列的穩定出貨量。

• 業界推出片上 ESD 老化監測：部分 IDM 在 2023 年 VLSI 技術論壇上發表了利用片上微小漏電感測網路，持續監測 I/O ESD 保護結構的老化狀態，提前預警保護裕量下降，為安全關鍵型晶片提供線上可靠性管理。

追蹤指標

• 分立保護器件出貨量與平均售價 (ASP)
  可通過 Nexperia (為獨立實體)、Littelfuse 電子部門營收及 Infineon 汽車營收細分推測保護器件市場景氣度。Littelfuse 每季度公佈電子產品分部營收並提及保護器件趨勢，是近期供需的參考指標。

• 汽車產量與單車線束/介面數
  LMC Automotive、S&P Global Mobility 等機構公佈的全球輕型車產量預測，以及汽車 OEM 釋出的電子架構溝通（如車門域控制器、ADAS 感測器數量），間接反映車載 ESD 保護器件的用量彈性。

• 智慧手機和可穿戴裝置出貨量
  IDC 和 Counterpoint 的季度手機出貨資料，結合每臺裝置 TVS 用量（通常在 10~20 顆），可估算消費領域保護器件的基本盤。

• EDA 和 IP 公司業績與代工廠工藝節點量產
  Cadence、Synopsys 的 IP 及系統設計相關營收增長，可視為先進 ESD 驗證複雜度驅動的間接指標。台積電、三星的先進製程產能爬坡意味著相應 PDK 中 ESD 設計規則的更廣泛使用。

• 標準與會議動態
  EOS/ESD Symposium (每年 9 月) 發表的前沿論文和 Workshop 主題；JEDEC JC-14.1 小組對 HBM/CDM 標準的修訂計劃；ESDA 釋出的面向晶圓廠和組裝廠的新控制標準。

• 測試裝置訂單與交貨期
  大型 HBM 自動測試機和 VFTLP 系統的交貨期，可從 Hanwa、Thermo Fisher 等供應商的公告以及委託測試實驗室的擴產動態中獲得側面印證，反映出行業整體的 ESD 驗證容量。

信源

• 標準與協會

  • ANSI/ESDA/JEDEC JS-001 (HBM)
  • ANSI/ESDA/JEDEC JS-002 (CDM)
  • IEC 61000-4-2 (系統級 ESD)
  • JESD78 (閂鎖)
  • AEC-Q100 / Q101 / Q200 (汽車級應力測試)
  • ESD Association (esda.org) 提供白皮書、技術報告和教育資源

• 經典書籍與文獻

  • A. Amerasekera & C. Duvvury, 《ESD in Silicon Integrated Circuits》, Wiley
  • S. Voldman, 《ESD Basics: From Semiconductor Manufacturing to Product Use》, Wiley
  • A. Wang, 《On-Chip ESD Protection for Integrated Circuits》, Springer
  • EOS/ESD Symposium 論文集 (每年收錄數十篇最新成果)
  • IEEE Transactions on Device and Materials Reliability 相關專題

• 行業報告（僅作規模參考，公開資料未見統一口徑）

  • Mordor Intelligence, 《TVS Diode Market – Growth, Trends, COVID-19 Impact, and Forecasts (2023–2028)》
  • ReportLinker, 《Transient Voltage Suppressor (TVS) Diodes Global Market Report 2023》

• 公司公開資料

  • Nexperia、Infineon、STMicroelectronics、Littelfuse、Onsemi 官網產品選型指南與應用筆記
  • TSMC、Samsung Foundry 公佈的 ESD 設計參考文件（受 NDA 限制，僅公開部分概要）

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