硬體模擬 (Emulation)
1. 3 秒看懂
硬體模擬是晶片設計流程中一種基於專用硬體加速器的高階驗證技術。它在晶片製造（流片）前，將完整的晶片設計程式碼（通常為RTL級）對映到由數萬乃至數十萬顆定製處理器或FPGA構成的物理陣列上，使其能以兆赫茲（MHz）級的實際速度執行。其核心價值在於，它使設計團隊能在流片前，僅用數小時就完成軟體模擬需數十年才能跑完的“啟動作業系統並載入應用”流程，並提供全訊號、全時段、完全可追溯的深度除錯能力，是萬億電晶體時代晶片成功的絕對必要條件。
2. 3 分鐘產業解釋
試想，你要建造一座人口超千萬的超級都市（現代SoC晶片），手上有數億張施工圖紙（RTL原始碼）。任何一張圖紙上的微小筆誤（設計缺陷），都可能導致日後災難性事故。在動工前，你有兩個驗證手段：一是在超級計算機上執行軟體模擬，它像一本詳盡說明“每滴水將如何流動”的數千頁報告，推算速度極慢，無法讓你體驗真實城市的即時運轉；二是一個1:1的物理沙盤（硬體模擬器）。這個沙盤由數以萬計的可程式設計積木（處理器或FPGA）拼接而成，它能接入真實的水源和電網，你可以真的開啟水龍頭、讓交通訊號燈按秒級迴圈運作，並在出現斷水事故的瞬間按下暫停，回溯檢視是哪一段管道設計出了問題。
產業位置與剛性需求： 硬體模擬器是EDA工具鏈中“驗證”環節的戰略制高點，位於軟體模擬之後、FPGA原型驗證之前。當晶片規模突破數百億電晶體、且承載的軟體棧日益龐大（如自動駕駛晶片需執行完整作業系統與感知演算法），唯有硬體模擬器能在流片前，提供同時滿足速度（執行真實軟體棧）、容量（容納百億門級設計）與除錯可觀測性的解決方案。一臺高階硬體模擬器單價常高達數百萬至上千萬美元（2023年廠商報價口徑），且需搭配昂貴的軟體許可和維護合同。其主要買家為年營收數十億美元以上的頂級半導體公司、超大規模雲端廠商自研晶片團隊，它是確保價值數億美元流片一次性成功的“保險”。
3. 技術原理
硬體模擬的本質，是將設計描述語言的語義，空間對映為一個大規模分散式計算問題。
3.1 編譯與對映流程
- 輸入與解析：使用者輸入目標設計的RTL程式碼（Verilog/VHDL）及驗證環境。
- 綜合與劃分：專用編譯器將RTL綜合為門級網表，並執行邏輯綜合最佳化。隨後，自動將網表分割為成千上萬個邏輯簇，再對映到硬體引擎中的每個物理計算單元。
- 互連與時鐘：編譯器生成物理單元間的互連拓撲，並建置時鐘樹。此步驟決定了資料在單元間傳輸的延遲，是決定模擬器最終執行頻率的關鍵。
- 執行時控制：主機通過高速匯流排將配置載入到模擬引擎，並在執行時控制復位、啟動、暫停、單步執行及訊號追蹤。
3.2 計算引擎的物理實現
- 定製處理器陣列（代表：Cadence Palladium系列）：採用廠商自行設計的超長指令字（VLIW）或類超大規模整合（VLSI）處理器。單處理器可模擬數百萬門邏輯，頻率高，且編譯速度快、深度除錯功能強大，但硬體成本極高。
- 商用FPGA陣列（代表：Synopsys ZeBu系列）：將設計對映到海量FPGA的查詢表（LUT）和暫存器中。利用商規FPGA的成熟製造工藝，單位成本相對較低，但其內部訊號可觀測性受限於FPGA架構，深度除錯時需重構程式碼，靈活性受限。
3.3 核心機理：全訊號可視性
硬體模擬器的根本價值在於，它在以MHz速度執行時，能即時捕獲並存儲所有暫存器、線網及內部節點的邏輯狀態變化至專用儲存伺服器。這使得驗證工程師在發現錯誤時，可以像播放錄影一樣“回放”出錯誤發生前任意時刻的全晶片訊號時序波形，實現100%的除錯保真度，這是以犧牲可觀測性換取速度的FPGA原型所不具備的。
4. 關鍵引數
- 執行效能：衡量模擬引擎的實際執行速度，常見單位為MHz或每秒週期數。對於數十億門級別設計，主流裝置執行速度在 1 - 50 MHz（2023年行業公開資料資料）。此指標直接決定能否在數小時內執行完一次完整的Linux核心啟動與應用程式載入。
- 設計容量：以可容納的等效ASIC（專用積體電路）邏輯閘數或結構ASIC門數衡量。頂級平台可支援超過 200億等效ASIC門（據Synopsys、Cadence 2022年Zebu EP2/Palladium Z3產品公開白皮書）。
- 編譯時間：從RTL程式碼完成到可開始模擬的耗時。複雜設計可達數小時至十數小時。快速編譯對實現“夜間迴歸測試”至關重要。
- 除錯追蹤深度：在模擬執行期間，能無遺漏地連續記錄所有指定訊號波形的時間視窗長度。高階裝置可支援記錄數百萬乃至數億個時鐘週期的全訊號波形。
- 功耗分析精度：利用真實激勵下的執行時翻轉資料，進行的動態功耗估算與門級模擬的偏差度。領先裝置宣稱可將誤差控制在 ±15% 以內（廠商白皮書承諾，2023年）。
5. 技術路線
5.1 定製處理器陣列路線
- 代表：Cadence Palladium系列、Siemens Veloce Strato+系列。
- 架構：自研布林處理器引擎，每顆處理器模擬大量邏輯閘。除錯匯流排深度整合，無需額外插線，訊號捕獲由硬體專屬路徑完成。
- 優勢：除錯操作（如設斷點、讀記憶體）幾乎不影響執行速度；系統級編譯時間短；提供“熱插拔”式的動態訊號探點。
- 劣勢：硬體製造成本高昂，依賴Cadence或Siemens的專用晶片，更新換代節奏非完全受摩爾定律驅動。
5.2 商用FPGA陣列路線
- 代表：Synopsys ZeBu Server系列、部分國產早期原型。
- 架構：以Xilinx/AMD Virtex UltraScale+等旗艦FPGA為邏輯單元，通過背板高速互聯。
- 優勢：跟隨FPGA製程升級，硬體單元價效比高，創新週期部分受益於FPGA產業進步。
- 劣勢：邏輯對映靈活性差，編譯時間較長；深度除錯需佔用額外邏輯資源做觀察，會大幅降低執行速度；LUT分割困難導致某些設計頻率極低。
5.3 雲端化模擬
- 技術本質：並非獨立物理架構，而是將上述物理陣列部署於雲端端資料中心，通過虛擬化與網路分割，向用戶提供模擬即服務。
- 代表：Cadence Cloud、Synopsys Cloud。
- 進步：打破物理機時獨佔，支援多工排隊與彈性擴容；降低客戶的一次性資本支出與管理運維成本，並使跨地域研發團隊協同成為可能。公開資料顯示，三大巨頭均已於2023年前正式提供此項服務。
6. 上游
硬體模擬器生態系統上游主要由提供核心元件的半導體與IT基礎設施供應商構成。
- FPGA晶片：Synopsys級基於FPGA的模擬器核心器件由AMD（原Xilinx） 供應。Xilinx Virtex系列FPGA的迭代直接推動模擬器容量與速度的提升。此環節為AMD單點供應 [行業共識]。
- 定製晶片製造：Cadence與Siemens自研的處理晶片依賴外部晶圓代工廠（多為台積電TSMC或三星等先進製程）製造 [邏輯推定，因其晶片功耗效能對標高階ASIC]。定製晶片的EDA設計工具又依賴自身的模擬器完成驗證，形成內部迴圈。
- 高速互連與PCB：海量處理單元之間依賴高密度、高頻寬背板聯結器與電路板（PCB）進行通訊。供應商包括Samtec、Amphenol及高階PCB製造商。
- 儲存與伺服器：主機控制與除錯波形儲存依賴高效能x86伺服器叢集及企業級固態硬碟（SSD）陣列。供應商含戴爾、惠普企業及三星等儲存原廠。
7. 下游
下游使用者是支付能力極強、且晶片複雜度帶來高失敗風險的頂級設計部門。
- 主流晶片巨頭：NVIDIA、AMD、Intel、Qualcomm、Broadcom等公司為硬體模擬器最大規模的長期採購方。他們每啟動一代新GPU或CPU架構，通常需部署成百上千臺模擬器組成的機群並行驗證。
- 雲端廠商自研晶片：Google（TPU）、Amazon（Graviton/Trainium）、Microsoft（Maia/Athena） 的資料中心晶片團隊，對軟硬體緊密耦合驗證的需求極強，是三巨頭近年增長最快的客戶群。（注：海思半導體被公認為該領域的頂級採購商，但其具體採購資訊屬於商業機密，公開資料未見確切資料）。
- 汽車電子與HPC（高效能運算）：Mobileye、特斯拉Hardware團隊、瑞薩、恩智浦等。自動駕駛域控制器晶片和座艙SoC功能安全等級（ISO 26262）極高，需硬體模擬器執行包含故障注入的嚴格驗證。
- 國內關鍵設計企業：在中國大陸，除海思外，包括平頭哥、紫光展銳、翱捷科技等大型SoC設計公司以及部分GPU初創公司（如天數智芯、壁仞科技未上市主體）均是該類裝置的需求方。
8. 受益公司
| 公司 | 關聯邏輯與財務對映 |
|---|---|
| Cadence | 硬體模擬器（Palladium）是公司“系統設計與驗證”業務板塊的核心營收來源。據2023年年報，該板塊佔Cadence總營收比重極大，且硬體業務幫助拉動其高獲利率的模擬軟體Xcelium銷售。其Palladium Z3平台採取捆綁五年軟體訂閱服務的商業模式，鎖定了大量長期經常性營收。 |
| Synopsys | ZeBu伺服器系列與其驗證IP、VCS功能模擬、Fusion Compiler等產品深度協同構成“驗證連續體”（Verification Continuum），是增強客戶粘性的關鍵支柱。Synopsys在2023財年報告顯示，硬體輔助驗證平台（包括HAPS原型與ZeBu模擬）的營收增長尤為強勁，是公司超越半導體週期實現增長的主要驅動力之一。 |
| Siemens EDA | EDA業務歸屬西門子數字化工業集團。Veloce系列硬體平台，結合其獨有的PAVE360汽車虛擬整合平台，使西門子在汽車電子晶片驗證等領域享有極高市佔率。西門子2023財年數字工業集團營收獲利資料表明，EDA是集團獲利率最高的業務線之一。 |
| AMD/Xilinx | 作為商用FPGA陣列路線的核心器件供應商，每一臺基於FPGA的ZeBu或國產原型系統出貨，均帶動其高階Virtex FPGA的銷量，屬於核心零部件受益者。其嵌入式產品與資料重心事業部營收包含該部分增量。 |
| 華大九天 | 作為中國內地唯一覆蓋模擬與部分數字全流程的主流EDA供應商（A股上市公司），其模擬工具（ALPS系列）與部分驗證方案正逐步完善。雖然目前尚未推出與三大巨頭相抗衡的商業化大規模硬體模擬器，但在國產替代與供應鏈安全的確定性趨勢下，其向該領域的技術延伸與市場探索，被視為長期潛在增長點。 |
9. 市場規模
硬體輔助驗證（HAV，含硬體模擬與FPGA原型驗證）屬於EDA產業內的高價值細分市場。
- 全球EDA市場：據ESD Alliance（電子系統設計聯盟）公開資料，2023年全球EDA與硬體SIP（半導體智慧財產權）整體市場規模約為 182億美元（口徑：EDA、服務及IP總營收），年增率增長約8.9%。
- HAV細分規模：行業內通常將ESD Alliance統計中的“CAE（計算機輔助工程）”與“PCB及多晶片模組”大類中部分設計驗證和版面配置佈線視為相關。更為聚焦的第三方調研，如The Insight Partners在2023年年中報告估算，2022年全球硬體輔助驗證市場規模約為 49億美元，並預計至2030年以約12.4%的複合年增長率增長，逼近 110億美元。（注：此為行業調研機構估算口徑，並非精確財報加總資料，各機構因覆蓋範圍不同資料存異。）
- 硬體模擬器市場：硬體模擬器約佔HAV市場的一半以上，即2023年全球市場規模估計在 25億至35億美元 區間 [基於行業分析師報告和機構估算的交叉驗證，三巨頭未單獨列示該部分精確營收]。
- 區域與驅動：亞太區（尤其是中國大陸本土）是增長最快市場，增速超全球平均水平。核心驅動包括雲端廠商自研晶片的百萬片級部署、AI訓練與推論晶片的指數級複雜度提升，以及中國本土汽車與大型SoC設計公司雨後春筍般出現。
10. 玩家對比
| 玩家 | 2023年技術路線/代表產品 | 容量（等效門） | 相對優勢 | 典型客群 |
|---|---|---|---|---|
| Cadence | 定製處理器（Palladium Z3）與FPGA 原型（Protium X2）緊密結合，提供動態雙模方案 | >230億門 (Z3) [廠商公開資料] | 編譯速度極快；除錯訊號數量、深度業界公認最強；與Xcelium模擬器無縫協同。 | 追求極限除錯效率的超大規模消費電子、AI晶片廠商 |
| Synopsys | 商用FPGA陣列（ZeBu Server 5 / EP2）為主，配合HAPS-100原型 | >220億門 (EP2) [廠商公開資料] | 極致的事務處理器（Transactor）生態和海量IP匹配；基於FPGA，價效比被認為較高；與VCS模擬器整合成熟。 | 軟體先行、需要大規模迴歸測試的大型客戶，及對原型/模擬混合需求不敏感的團隊 |
| Siemens EDA | 自研Veloce Strato+ 定製模擬晶片 | 約150億門 (Strato+ CS) [廠商公開資料] | 極強大的虛擬化平台（PAVE360），在汽車電子、系統級設計與故障注入等垂直領域獨一無二的方案深度。 | 汽車半導體（尤其Tier1與OEM）、工業與航空航天電子 |
| 華大九天 | 以全覆蓋EDA軟體為主，目前在模擬加速與電路模擬塊有軟體底層積累 | 暫無商用硬體模擬器產品 [公開資料未見] | 國內政策與客戶牽引優勢明顯，在特定器件建模與模擬模擬環節技術壁壘強。 | 國內有全流程替代需求、先從工具軟體層面開始協同的IC設計客戶 |
11. 風險
- 資本支出週期性：半導體週期下行時，客戶會削減資本支出，即使硬體模擬器為“剛需”，大單採購亦會推遲，直接衝擊巨頭當期硬體營收。此在2023年儲存與消費電子衰退中已有體現（參考Synopsys及Cadence面向部分細分的營收波動）。
- 雲端化侵蝕一次性銷售：EaaS模式雖擴大客戶群，但可能導致原一次性的高單價硬體營收，被稀釋為小額的、需數年才等量的經常性服務營收。若過渡激進，可能對巨頭毛利率和年度營收增長率產生壓力。
- 國產替代的技術代差風險：中國大陸市場尋求EDA自主化，但在硬體模擬器領域，軟體生態（與前端設計、後端物理驗證工具的深度契合）、尖端編譯演算法及自研專用處理器晶片等壁壘遠高於軟體模擬工具。國內主體若僅能推出基於FPGA的低端原型系統，可能面臨長期虧損且難以突破大客戶核心驗證場景的困境。
- 地緣政治出口管制：用於支撐EDA工具的尖端FPGA（如Xilinx高階系列）及部分定製處理器IP存在被納入對華出口管制清單的風險。2022年美國BIS（商務部工業與安全域性）實體清單和相關管控升級，已對部分中國客戶獲取最高規格模擬器能力產生影響。
12. 誤讀糾偏
誤讀一：硬體模擬就是功能更強大的FPGA原型驗證板。 糾偏：二者核心目的截然不同。硬體模擬以除錯可觀測性為生命線，支援“時間旅行”式波形回放和執行時訊號注入，成本來自其無與倫比的排錯效率。FPGA原型以高速執行為唯一目標，犧牲可觀測性來換速度，用於軟體開發和系統間聯調，成本更多體現在採購晶片原廠開發板和FPGA物料。不能將能跑Linux的原型板等同於硬體模擬器。
誤讀二：軟體模擬（如Synopsys VCS、Cadence Xcelium）速度變快後，就不需要硬體模擬了。 糾偏：兩者效能根本不對等。即使採用最先進的分散式演算法跑在數千核的伺服器叢集上，軟體模擬絕對效能仍被限制在**<10 Hz**水平（視設計複雜度，有時僅1Hz）。要執行24小時等效的SoC啟動自檢流程，可能需要軟體模擬連續算上一整年；而硬體模擬器僅需數十分鐘。三個數量級的效能鴻溝使它們分別服務於單元模組驗證（軟體模擬）和系統級軟硬體協同驗證（硬體模擬），缺一不可。
誤讀三：只要買了最貴的模擬器，就能保證晶片流片成功。 糾偏：硬體模擬器是驗證平台，非結果本身。它解決的是“查錯的速度”問題，而“查錯的方法”和“查錯的範圍”依然取決於驗證工程師編寫的測試用例、斷言（Assertion）和覆蓋率模型（Coverage）。若激勵編寫不全，硬體模擬也不會發現隱藏bug。工具的高效與驗證方法學的完備性需同時具備。
13. 最新事件
- 雲端模擬商用全面推進 (2023年至今) ：Synopsys在2023年末擴大其雲端模擬與驗證方案，宣佈微軟Azure成為其首個認證的雲端提供商，全面提供Synopsys Cloud上的VCS與ZeBu服務。Cadence同期宣佈其Cadence True Cloud方案已獲得多家頭部AI晶片公司採用，支援多個併發專案高峰期間的彈性算力需求。
- 巨頭新品平台迭代：Cadence於2023年初推出Palladium Z3與Protium X2系統，首次實現了同一編譯器前端統一調配雙平台，“一天內從模擬無縫切換至原型”成為其重要營銷點，旨在直接回應Synopsys在統一驗證連續體上的敘事。Synopsys於2023年推出ZeBu EP2，強調其軟體效能和除錯效率提升。
- RISC-V與Chiplet牽引：隨著RISC-V架構晶片從物聯網向基礎設施計算延伸，以及Chiplet（芯粒）設計模式興起（如UCIe通用小晶片互連標準），這些多晶片、異構整合設計對系統級多域驗證提出極高要求。三大廠商在2023年使用者大會和年度技術論壇上均高調宣佈針對多芯粒（Multi-die）設計的協同模擬與分析新特性。
- 供應鏈安全與本土化：華大九天在2023年度業績說明會上表示，公司已將打造“全流程EDA解決方案”列為核心戰略，並在類比電路和部分數字後端領域取得實質進展。雖未公開宣佈硬體模擬器的明確計劃，但產業觀察者普遍認為這是其完成全流程拼圖的必由之路，國內主要IC基金亦加大對此方向的投資。
14. 追蹤指標
- 核心財務營收：監測Cadence和Synopsys季度財報中“硬體輔助驗證”或“系統與驗證”業務板塊的營收年增率增長率，該數字反映硬體模擬器的直接景氣度。行業慣例認為高於10%的持續增長表明需求強勁。
- 出貨量與預收賬：關注兩家公司財報資產負債表中遞延營收與客戶預付款項的變化，硬體模擬器因採取前期收取大額許可費+多年服務架構的模式，預收款的增長領先於確認營收。
- 前端設計熱度：追蹤全球前20大半導體公司及主要雲端廠商的年度研發支出（R&D Spending） 增長率。頂級客戶的R&D預算是硬體模擬器投入的先行指標，其資本支出轉向自研晶片的佔比提升直接拉動物理裝置需求。
- FPGA龍頭資料：關注AMD財報中“嵌入式事業部”（含Xilinx）面向測試測量與模擬的高階FPGA出貨指標，其季度銷售額變化可對基於FPGA路線陣營的模擬器出貨提供側證。
- 中國IC設計營收：追蹤中國積體電路設計業年度統計資料（中國半導體行業協會發布），國內IC設計企業數量與總營收的持續增長，尤其是在5G、汽車和AI領域的頭部企業設計規模，是本土及國際廠商在該領域市場空間的基準。
- EDA行業併購整合：任何涉及原型驗證、軟硬體協同分析、形式驗證等工具鏈的併購事件，都將影響硬體模擬生態的完整性和技術路線發展。
15. 信源
- 權威行業組織資料：ESD Alliance (Electronic System Design Alliance) 季度EDA市場統計報告，此為全球EDA與硬體輔助工具營收最權威口徑。
- 上市公司財報與電話會：Cadence Design Systems, Synopsys, Siemens AG, Advanced Micro Devices (AMD) 歷年經審計年報、季報及公開業績電話會議紀要。財務資料按美國通用會計準則或國際財務報告準則記錄。
- 產品技術白皮書與官網：Cadence Palladium Z系列、Synopsys ZeBu Server EP系列、Siemens Veloce Strato+ 官方產品頁面及技術白皮書。設計容量與效能引數均取自廠商在2022-2023年公開發布的典型值說明。
- 第三方諮詢與調研：The Insight Partners《Hardware-Assisted Verification Market - Global Analysis and Forecast, 2023-2030》；Semico Research 關於硬體模擬與原型驗證的年度專題回顧。
- 獨立媒體深度觀察：Semiconductor Engineering， EETimes 等專業媒體對技術路線、市場趨勢及雲端化進展的年度綜述與分析文章。