執行單元
3 秒看懂
執行單元（Execution Unit， EU） 是處理器（CPU/GPU/AI加速器）核心內部真正進行運算和資料處理的硬體電路模組。它是將指令轉化為結果的“引擎”。
3 分鐘產業解釋
1. 它是什麼？ 可以把它理解為晶片“大腦”裡的“工種車間”。一條軟體指令（如加法、乘法、邏輯判斷、訪存）最終會分派到一個具體的執行單元去完成。沒有它，指令只是資料，無法變成計算。
2. 為什麼重要？
- 效能基石：執行單元的數量、型別和效率，直接決定了晶片的峰值算力（FLOPS）和實際吞吐量。
- 架構差異點：不同廠商（如Intel、AMD、NVIDIA、華為、寒武紀）的晶片設計哲學，最核心的體現之一就是執行單元的組織方式和能力側重。
- AI革命的核心戰場：專用AI晶片的崛起，本質就是針對神經網路計算（矩陣乘、卷積等）設計了超大規模、高能效的專用執行單元。
3. 產業鏈位置 執行單元是晶片設計（Fabless） 環節的核心智慧財產權（IP）。它定義在RTL程式碼中，由IP供應商（如Arm）或晶片設計公司自研，最終交由晶圓代工廠（如台積電、三星） 通過先進製程（如FinFET, GAA）進行物理實現。
15 分鐘專家深入
執行單元並非單一元件，而是一個功能叢集。現代高效能處理器的執行單元叢集通常包含以下幾種型別：
-
整數執行單元（Integer EU / ALU Cluster）：
- 功能：處理整數加減、邏輯運算、位移等。是通用計算的基礎。
- 特點：通常數量多、延遲低、功耗相對較低。
-
浮點執行單元（Floating-Point EU / FPU Cluster）：
- 功能：處理單精度（FP32）、雙精度（FP64）浮點運算。是科學計算、圖形渲染的核心。
- 特點：面積和功耗高於整數單元，計算能力是衡量處理器傳統算力的關鍵指標。
-
SIMD/向量執行單元（Vector EU）：
- 功能：執行單指令多資料（SIMD）操作，一條指令同時處理多個數據元素。這是提升資料並行度的關鍵。
- 代表：x86的AVX單元、Arm的NEON/SVE單元。寬度（如512-bit）決定了單次操作的資料吞吐量。
-
專用執行單元（Domain-Specific Accelerators）：
- AI/張量核心：NVIDIA Tensor Core、AMD Matrix Core、Google TPU的脈動陣列等。專門最佳化矩陣乘加（MAC）等神經網路核心運算，通常支援低精度（FP16/BF16/INT8）並具有極高吞吐。
- 媒體引擎：負責影片編解碼、影像處理。
- 安全加密引擎：如AES、SHA加速單元。
- 物理模擬/光線追蹤單元：NVIDIA RT Core等。
關鍵架構設計：
- 寬度（Width）：執行單元的資料通道位寬（如256-bit， 512-bit），決定了單週期內能處理的資料量。
- 數量（Count）：一個核心或一個計算叢集中某種執行單元的數量。
- 吞吐量（Throughput）：每週期可啟動的指令運算元（如每週期完成1個FP64乘加，或2個FP32乘加）。
- 延遲（Latency）：完成一個操作所需的時鐘週期數。
- 排程器（Scheduler）：將指令佇列中的操作，動態分發到空閒且合適的執行單元，是提升效率的關鍵。
技術原理
執行單元是微架構（Microarchitecture） 的核心組成部分。其工作流程和內部構成如下圖所示：
+----------------+ +-------------------+ +--------------------+
| 指令排程佇列 | ---->| 排程器/分派器 | ---->| 執行單元叢集(EU) |
| (Instruction | | (Scheduler/ | | +----------------+ |
| Queue) | | Dispatcher) | | | Integer ALUs | |
+----------------+ +-------------------+ | | FP Us / FPUs | |
| | | SIMD/Vector EUs| |
| 依賴檢查、 | | **AI Tensor Cores**|
| 運算元轉發 | | Media Engines | |
V | | ... | |
+--------------------+ +----------------+ |
| 暫存器檔案 (Register File) | |
| (儲存運算元和結果) | |
+--------------------+ |
| |
V |
+--------------------+ |
| 結果寫回與提交 | |
| (Write Back / Retire) | |
+--------------------+ |1. 指令級並行（ILP）的關鍵： 通過在核心內整合多個、多種類的執行單元，並允許亂序執行（Out-of-Order），CPU可以在一個週期內同時啟動多條指令（只要它們不相互依賴且有空閒單元）。 2. 資料級並行（DLP）的關鍵： 寬SIMD單元和AI張量核心是實現資料級並行的硬體基礎，它們通過硬體電路直接並行處理大量資料，效率遠高於通用核心。 3. 功耗與面積權衡： 更多的執行單元意味著更高的峰值效能，但也帶來更大的晶片面積、更高的功耗和更復雜的設計。專用單元（如Tensor Core）是用面積和通用性換取特定任務下的極致能效比。
技術演進史
- 單功能單元時代：早期CPU（如Intel 8086）僅有簡單的整數ALU和FPU（需外接）。
- 超標量與亂序時代：奔騰Pro引入超標量，整合多個整數和浮點單元，並配合亂序執行引擎，大幅提升IPC。
- SIMD普及時代：從MMX、SSE到AVX-512，SIMD單元的寬度和數量不斷增加，成為多媒體、科學計算的效能支柱。
- 專用化加速時代（AI引領）：
- 2017：NVIDIA Volta架構首次引入Tensor Core，開啟GPU內建AI專用計算單元的先河。
- 2018+：Google TPU、華為Ascend NPU、寒武紀MLU等ASIC晶片，採用大規模脈動陣列等專用執行結構，在能效上超越通用GPU。
- 現在與未來：CPU（如Intel Sapphire Rapids AMX）、GPU、FPGA、ASIC都在整合更強大、更專用的執行單元，異構計算成為主流。
技術路線對比
| 特性 | 通用CPU執行單元 | GPU執行單元（流處理器/CUDA核心） | AI專用加速器執行單元（如TPU、Ascend Core） |
|---|---|---|---|
| 設計目標 | 高單執行緒效能，低延遲，複雜控制流 | 高吞吐，大規模資料並行，通用性 | 在特定計算（如矩陣乘）上追求極致能效比 |
| 單元型別 | 複雜整數、浮點、SIMD、分支預測、快取控制器等混合 | 大量簡化版ALU（整數/浮點），配專用單元如Tensor Core | 高度定製化，如脈動陣列（Systolic Array）、專用向量單元 |
| 並行性 | 指令級並行（ILP）為主 | 資料級並行（DLP）與執行緒級並行（TLP） | 主要是資料級並行（DLP），在計算圖/運算元級並行 |
| 控制複雜度 | 非常高（亂序、分支預測、多級快取） | 相對較低（依靠執行緒排程隱藏延遲） | 較低（計算流程確定性強） |
| 典型代表 | Intel Golden Cove, AMD Zen 4核心 | NVIDIA Ada Lovelace SM, AMD RDNA 3 CU | Google TPU脈動陣列，華為Ascend NPU（達芬奇架構核心） |
| 能效比（AI負載） | 低 | 高 | 最高 |
上下游
- 上游（設計與製造）：
- EDA工具：Synopsys, Cadence 提供設計執行單元所需的工具。
- IP授權：Arm 提供CPU、GPU執行單元的IP核。
- 代工：台積電、三星、英特爾提供先進製程（如N3E是FinFET）實現物理單元。
- 封裝：先進封裝（如台積電CoWoS）將執行單元與HBM等元件高效互連。
- 下游（應用與終端）：
- 通用計算：資料中心伺服器（CPU）、個人電腦（CPU/GPU）。
- AI訓練與推論：AI伺服器（GPU/AI加速卡）、邊緣計算裝置。
- 圖形與多媒體：遊戲顯示卡、移動SoC的圖形處理單元。
- 專用領域：自動駕駛晶片、網路處理器、加密貨幣礦機。
關鍵指標
- 峰值算力（TOPS/TFLOPS）：執行單元叢集在理想條件下每秒能完成的操作/浮點運算次數。是理論最大值。
- 有效算力（Effective TOPS）：在實際模型/負載下，由於記憶體頻寬限制、排程效率等原因，能夠達到的平均算力。實際價值更高。
- 能效比（TOPS/W）：每瓦特功耗提供的算力，是衡量AI晶片及綠色計算的核心指標。
- 利用率（Utilization）：執行單元在實際工作中被啟用使用的時間比例。低利用率意味著資源浪費。
- 精度支援：支援的數值精度（FP64， FP32， TF32， BF16， FP16， INT8， FP8等），低精度能顯著提升吞吐和能效。
供需與市場資料
- 需求驅動：AI大型模型訓練與推論、自動駕駛、科學模擬、元宇宙等內容創作對算力的需求呈指數級增長，直接推動對更多、更強大執行單元的需求。
- 供給瓶頸：
- 電晶體密度：依賴先進製程節點（如3nm， 2nm）來整合更多執行單元。先進製程產能集中於少數代工廠，構成供應鏈瓶頸。
- 晶片面積與成本：大規模整合專用執行單元（如Tensor Core）會顯著增加晶片面積（Die Size），提升成本。大晶片（如NVIDIA B200）的良率挑戰巨大。
- 封裝技術：採用Chiplet設計後，將多個計算單元（每個包含大量執行單元）通過先進封裝（如CoWoS）互連，其技術和產能成為關鍵。
- 市場格局：NVIDIA在AI訓練市場佔據主導，其執行單元（CUDA Core + Tensor Core）的生態和軟體棧是護城河。各雲端廠商（如AWS、Google、微軟）和晶片創業公司都在通過自研或定製執行單元來尋求差異化。
代表公司與資本對映
- IP與設計巨頭：
- Arm：全球移動和嵌入式處理器IP的核心供應商，其Cortex-A/X CPU核和Mali GPU核包含設計好的執行單元叢集。
- NVIDIA：CUDA Core、Tensor Core、RT Core的定義者，GPU架構的領導者。
- AMD：Zen系列CPU核心和CDNA/RDNA系列GPU核心的執行單元設計。
- 英特爾：CPU（Core, Xeon）和GPU（Arc）的執行單元設計，並涉足AI加速器（Gaudi）。
- 垂直整合與專用晶片：
- Google：TPU自研，其脈動陣列是革命性的AI執行單元。
- 華為海思：昇騰（Ascend）系列NPU的Da Vinci架構，整合大量Cube、Vector、Scalar單元。
- 寒武紀：MLU系列晶片，自研MLU Core。
- 資本對映：關注擁有核心執行單元IP、先進製程設計能力、以及能夠推動其執行單元成為行業標準的公司。產業鏈關鍵環節（如EDA、先進封裝）的供應商也至關重要。
投資邏輯
- 算力決定論：在數字經濟時代，算力是核心生產力。執行單元是算力的物理載體，投資算力產業，在某種程度上就是投資更先進、更高效執行單元的設計與製造能力。
- 異構與專用化趨勢：通用CPU的增長放緩，而AI、網路、圖形等專用執行單元的價值凸顯。投資邏輯從“追求更高峰值頻率”轉向“追求更高領域專用能效比”。
- 生態壁壘：強大的執行單元必須有匹配的軟體生態（如NVIDIA的CUDA）。生態一旦形成，會形成強大的使用者粘性和護城河。
- 供應鏈瓶頸即價值點：先進製程、先進封裝、HBM等與執行單元效能釋放強相關的環節，是產業鏈中價值高、壁壘深的關鍵節點。
常見誤讀糾偏
- 誤讀一：執行單元（EU）就是ALU（算術邏輯單元）。
- 糾正：ALU只是執行單元的一種，通常特指整數運算單元。執行單元是一個更寬泛的概念，包含ALU、FPU、SIMD單元、特殊功能單元等。將EU等同於ALU會嚴重低估現代處理器內部模組的複雜性和多樣性。
- 誤讀二：晶片核心數（Core Count）越多，執行單元就越多，效能就越強。
- 糾正：核心數只是其中一個維度。每個核心內部的執行單元數量、寬度、型別和排程效率同樣關鍵。一個擁有少量“寬幅”高效能核心（每個核心內有大量強大EU）的晶片，可能比一個擁有大量“窄幅”簡單核心的晶片在單執行緒或特定任務上表現更好。
- 誤讀三：GPU的CUDA核心數量可以直接與CPU的核心數類比。
- 糾正：這是最具誤導性的類比之一。一個NVIDIA GPU的“CUDA核心”本質上是一個非常簡單的標量執行單元（主要是一個FP32 ALU），類似於CPU核心中的一個基本運算單元。而一個CPU核心是一個複雜的、包含取指、解碼、多種執行單元、多級快取等的完整控制與計算單元。正確的比較應是GPU的流多處理器（SM） 與 CPU的核心。
學習路徑
- 入門：閱讀計算機體系結構教材（如《計算機組成與設計：硬體/軟體介面》）中關於“處理器資料通路”和“指令級並行”的章節。
- 進階：
- 深入研究Intel、AMD、NVIDIA的官方架構文件（如Intel Optimization Manual， NVIDIA CUDA Programming Guide中關於硬體架構的部分）。
- 關注Hot Chips、ISSCC等頂級晶片會議的演講，瞭解最前沿的執行單元設計。
- 專家：
- 學習微架構模擬器（如gem5）的使用，從模擬中理解執行單元的排程與行為。
- 研究EDA流程，理解RTL程式碼如何最終被綜合、版面配置佈線成為電晶體組成的物理執行單元。
- 分析不同AI晶片（如TPU白皮書、華為達芬奇架構解析）的專用執行單元設計哲學。
一句話總結
執行單元是算力的最小物理單元，其型別、數量和組織架構定義了計算晶片的核心能力與邊界，是理解從通用CPU到AI加速器整個算力產業技術演進與競爭格局的微觀基石。
延伸閱讀與來源
- 權威教材：《計算機體系結構：量化研究方法》（Hennessy & Patterson）， 關於資料級並行和專用化的章節。
- 公司白皮書：NVIDIA CUDA Programming Guide， Google TPU White Paper， 華為達芬奇架構技術白皮書。
- 行業分析：關注AnandTech、SemiAnalysis等機構對最新處理器架構的深度剖析，其中包含對執行單元配置的詳細解讀。
- 供應鏈研究：關於先進製程節點（如台積電N3E是FinFET， N2是GAA）、先進封裝（CoWoS）、HBM技術發展的行業報告，這些直接影響執行單元的整合規模與效能。
注：本頁技術原理基於公開的計算機體系結構共識與廠商揭露的架構資訊。具體晶片的執行單元數量、頻率、功耗等硬規格會因產品型號、製程和設計目標而異，需以廠商最新官方資料為準。