FPGA 加速

1. 3 秒看懂

FPGA（現場可程式設計門陣列）加速，是指利用FPGA晶片硬體可程式設計、可重構的特性，針對特定計算任務（如網路資料包處理、影片轉碼、金融風控、AI推論）進行硬體電路定製化實現，從而獲得比通用處理器（CPU）更高的效能、更低的延遲和更優的能效的一種技術路徑。當下，“CPU做排程、FPGA做流水線重活”已經成為雲端運算和資料中心異構計算的標配範式。

2. 3 分鐘產業解釋

想像一下，CPU像一位能完成各種任務的全科醫生，靈活但效率有上限；GPU像一個專科手術團隊，擅長並行處理大量同類任務（如矩陣運算）。而FPGA則像一套高度模組化的“樂高式”醫療裝置工廠，醫生（工程師）可以根據不同病人（任務）的病理（演算法），現場（Field）重新組裝（Program）出一套專用的手術器械組合（硬體電路）。這套“器械”一旦組裝好，就能以接近專用晶片（ASIC）的效率執行任務，同時因為可“現場”改裝，又能應對不斷變化的“新病症”（演算法迭代），這是FPGA區別於CPU、GPU和ASIC的根本優勢。

在AI產業鏈中，FPGA不是CPU、GPU的直接競爭者，而是重要的異構計算補充。它尤其適用於：

1. 對延遲極其敏感的AI推論邊緣和雲端端場景，如自動駕駛感知決策、高頻交易。
2. 通訊領域的網路功能虛擬化和5G/6G基站的物理層加速。
3. 工業控制、半導體量測、影片直播中的即時訊號與影像處理。

其核心商業模式是“賣鏟子”——由FPGA晶片廠商（如AMD/賽靈思、英特爾/Altera、Achronix）和模組/方案商（如國內紫光同創、安路科技、高雲端半導體等）提供可程式設計的硬體平台，由下游客戶或方案商通過“硬體程式設計”將演算法裝入FPGA，實現差異化的加速價值。

3. 技術原理

FPGA加速的根基在於其硬體可重構的底層架構。與CPU/GPU基於指令流執行不同，FPGA通過改變晶片內部邏輯單元功能和互連關係來執行計算，這意味著整個處理通路可以在硬體層面為使用者演算法量身定做。

核心可程式設計單元

• 可程式設計邏輯塊（CLB）：包含查詢表（LUT）、觸發器（Flip‑Flop）和進位鏈，能實現任意組合邏輯與時序邏輯。LUT本質是一個小型SRAM，通過將真值表提前寫入，4輸入或6輸入LUT可瞬間完成對應的布林函式。
• 可程式設計互連（Programmable Interconnect）：提供CLB、DSP、BRAM之間的連線資源，佈線資源決定了設計能否實現並滿足時序。
• 塊儲存器（BRAM/URAM）：內嵌的同步雙口SRAM，構成片上分散式快取，儲存權重、中間啟用值和資料幀。
• 數字訊號處理單元（DSP Slice）：每個DSP通常含預加器、乘法器、累加器，支援INT8/INT16/FP16等多種資料格式，是建立乘加陣列的關鍵。
• 高速序列收發器（SerDes/GTx）：提供PCIe、100G/400G乙太網路、CXL等高速介面的物理層，是實現低延遲介面解除安裝的基礎。

FPGA加速AI推論的核心機制

將訓練好的神經網路（權重、運算元圖）對映為FPGA上的硬體電路，形成資料流架構：

• 計算引擎：利用DSP Slice和LUT建置具有不同並行度的乘加陣列（MAC陣列）。量化後的權重可以儲存在片上，大幅減少對外存訪問。
• 流水線與資料複用：設計專用資料通路，使得一張影像的特徵圖資料像流水線一樣依次通過卷積、啟用、池化等模組。通過行緩衝、視窗緩衝等方式最大化資料複用。
• 片上儲存層次：BRAM用作權重快取和行緩衝區，超大規模模型則結合HBM記憶體，將計算、儲存和訪存排程對偶最佳化。
• 低精度計算：深亞微米支援INT8、INT4甚至塊浮點（BFP），用更高利用率換取推論吞吐量，同時功耗保持在低位。

          主機 (模型權重, 輸入資料)
                    │ PCIe / CXL
                    ▼
  +─────────────────────────────────+
  │          FPGA 加速卡             │
  │  ┌────────────────────────────┐ │
  │  │   可程式設計邏輯區域            │ │
  │  │   • 計算引擎陣列 (MAC)     │ │
  │  │   • 資料流排程控制器       │ │
  │  │   • 片上儲存層次 (BRAM)    │ │
  │  │   • 高速介面介面卡        │ │
  │  └────────────────────────────┘ │
  │  ┌────────────────────────────┐ │
  │  │  硬化單元 (可選)           │ │
  │  │   AI引擎 (AIE / Tensor Block)│ │
  │  │   網路處理器 (NIC slice)    │ │
  │  └────────────────────────────┘ │
  +─────────────────────────────────+

FPGA加速的關鍵價值：確定性低延遲（資料流無需OS核心參與，處理延遲在ns‑μs級）、高能效比（只啟用當前任務所需的電路，動態功耗低），以及硬體可進化性（演算法更新後重新燒寫位元流即可，無開模成本）。

4. 關鍵引數

評估FPGA加速能力時，需要穿透型號迷思，重點考察以下7項量化引數。資料口徑以廠商資料手冊標稱值或典型設計表現為準。

引數	含義	對加速的影響	2024年代表器件示例 (來源：廠商資料手冊)
邏輯密度	LUT/等效SLC數量，單位K級至M級	決定可實現的電路規模與並行度	AMD Versal Premium：7nm，≈2M LUT；Intel Agilex 7：Intel 7，≈2.7M LE
DSP計算資源	DSP slice數量，支援INT8/FP16/FP32等	直接決定定點/浮點乘加吞吐量 (TOPS)	AMD Versal HBM：≈14,352 DSP；Intel Agilex 7 M-Series：約8,500 DSP
片上儲存 (BRAM/URAM)	總容量（Mb）和頻寬	影響資料本地化程度，減少DRAM往返	典型高階器件：片上SRAM 100‑300 Mb (來源：晶片手冊)
外部記憶體頻寬	HBM2e/LPDDR5x/DDR5的位寬與容量	對大型模型（如百億引數）和影片流至關重要	AMD Versal HBM：整合HBM2e，頻寬820 GB/s；Intel Agilex 7：支援DDR5、LPDDR5
高速介面	數量與速率：PCIe 5.0×16、100/200/400G Ethernet、CXL	決定與主機/網路連線頻寬，避免I/O瓶頸	普遍支援PCIE Gen5，SerDes速率高達112 Gbps PAM4 (來源：AMD/Intel 2024產品頁)
AI專用引擎	硬化向量/矩陣單元（如AMD AIE、Intel AI Tensor Block）	提供高密度AI算力，能效遠超同精度DSP	AMD Versal AI Edge：35–128+ AIE-ML；Intel Agilex 5 & 7整合AI Tensor Block，TOPS可達數10
功耗 (TDP)	加速卡額定功耗（瓦）	決定資料中心電力與散熱成本，直接關聯TCO	資料中心加速卡TDP常為75 W–225 W (來源：廠商規格)，部分推論卡低至35 W

注：具體器件引數每年更新，以上為截至2024年Q3公開資訊；實際AI加速效能強烈依賴於模型結構與編譯器最佳化。

5. 技術路線

FPGA加速不是一成不變的，其技術路線已從單純的可程式設計邏輯走向自適應異構平台。下表將FPGA放在CPU、GPU、ASIC的行列中比較，突出定位差異。定量描述參考2023–2024年行業評估（來源：綜合Gartner、IDC、公司白皮書）。

特性維度	CPU	GPU	FPGA (自適應加速器)	ASIC
核心架構	亂序多標量/向量核	單指令多執行緒SIMT陣列	可程式設計邏輯 + 硬核處理器 + AI引擎	完全固化的專用電路
峰值AI算力 (TOPS)	低 (數TOPS)	極高 (數百至上千TOPS)	中高 (數十至數百TOPS，按位寬縮放)	最高 (可達千TOPS)
典型延遲	高 (μs~ms級)	中高 (核心啟動、記憶體層級延遲)	極低 (ns~μs級，資料流確定性)	極低
能效比 (TOPS/W)	低	中	高 (特定模型)	最高
開發靈活性	最高 (通用程式設計)	高 (CUDA/OpenCL)	中 (HDL/HLS，但生態成熟度快速提升)	低 (一次性流片)
上市時間	即刻	數週	數月至一年 (演算法硬體化)	1.5年以上
可重構性	完全軟體定義	統一架構，軟體可調	現場硬體重構	不可重構
最優場景	複雜控制、決策	訓練、大型模型推論、科學計算	低延遲推論、即時訊號處理、網路解除安裝、波形處理	超大規模量產、成本極敏感的場景

技術路線演進趨勢：

• SoC化：現代FPGA趨於整合硬核處理器（ARM Cortex‑A/R）、DDR控制器、AI引擎，形成自適應SoC（如AMD Versal、Intel Agilex），讓控制面仍由CPU處理，資料面由FPGA硬體加速。
• 高層開發範式：從Verilog/VHDL硬體描述語言，發展到高層次綜合（HLS，C/C++）以及架構驅動（Vitis AI、Intel oneAPI），降低演算法工程師的門檻。
• chiplet化與異構整合：通過die‑to‑die互連將FPGA邏輯與HBM、網路芯粒2.5D/3D封裝，提升頻寬和異構能力。

6. 上游

FPGA加速卡的生產鏈條從設計工具、IP和晶圓製造開始。

• EDA與設計工具：Cadence、Synopsys（綜合、物理實現工具）、Siemens EDA。FPGA廠商提供自研工具鏈，如AMD Vivado/Vitis、Intel Quartus Prime。這些工具包含了時序分析、功耗估算，是開發門檻的關鍵。
• IP核及關鍵元件：第三方IP（如PCIe控制器、DDR4/5 PHY、100G MAC）由Cadence、Synopsys、以及廠商自身提供。AI相關的IP（如神經網路編譯器）逐步由廠商和開源社群共同建置。
• 晶圓製造與封裝：FPGA晶片需最先進製程以提供邏輯密度和能效，主要依賴台積電（TSMC）（如7nm、5nm）、英特爾自家產線（Intel 7, 預期未來相容）。先進封裝（CoWoS、EMIB）由台積電、英特爾、三星等提供，用於整合HBM和多晶片。
• 關鍵材料：先進封裝基板（ABF載板）供應狀況影響FPGA加速卡產能，日系廠商在高階基板市場佔據主導。

上游話語權高度集中在臺積電和少數EDA廠商，2023–2024年間先進封裝產能緊張對FPGA交貨週期有過直接影響（來源：產業鏈調研2023）。

7. 下游

FPGA加速的需求方橫跨雲端運算、通訊、工業、汽車、金融等核心行業。

• 雲端運算與網際網路：應用於推論加速（如微軟Azure加速網路、AWS F1例項、阿里雲端FaaS）、儲存壓縮、影片轉碼。2023年全球頭部雲端廠商FPGA例項滲透率緩慢提升，主要用於對延遲和確定性要求高的自定義場景（來源：公開雲端服務文件）。
• 通訊裝置：5G基站RU/DU中帶通濾波、波束成形、前傳閘道器，以及未來6G智慧超表面的訊號處理。裝置商包括華為、愛立信、諾基亞等，均採用FPGA或eFPGA實現物理層加速。
• 汽車與自動駕駛：感測器融合（攝像頭、雷射雷達點雲端處理）、即時路徑規劃。ADAS域控制器中，FPGA常用於影像預處理和功能安全監控。2023年多款L2+車型域控已整合中低密度FPGA。
• 工業與測試測量：高速機器視覺、半導體ATE、協議分析儀。這些應用需確定性ns級即時響應，FPGA不可替代。
• 金融：納秒級行情解析、交易演算法硬體化，對FPGA低延遲特性有極致需求。頭部量化機構自建硬體加速團隊。

下游需求正從單純的“加速”向確定性響應、功能安全、低功耗三重目標演進。

8. 受益公司

FPGA加速產業鏈的成長邏輯主要體現為三類主體的業務增量，但請注意：以下僅為產業邏輯梳理，不構成任何投資建議。

1. FPGA晶片設計龍頭
   • AMD（賽靈思，納斯達克：AMD）：其嵌入式及資料中心業務受益於AI推論解除安裝與通訊升級，Versal系列為增長支柱。2023年資料中心FPGA營收在AMD綜合財報中持續增長（來源：AMD 2023年年報）。
   • 英特爾（PSG/Altera，納斯達克：INTC）：Agilex系列緊抓網路和邊緣AI，PSG獨立運作後靈活度增加。2023年PSG營收約為年化約30億美元（來源：Intel 2023年10月業務公告），有望隨資料中心軟定義趨勢提升。
2. 國產FPGA及方案商（受益於國產替代和安全自主可控）
   • 安路科技（688107）：覆蓋工業、通訊中低密度FPGA，2023年營收穩步增長，並推出帶AI加速能力的新產品（來源：安路科技2023年報，2024年新品公告）。
   • 復旦微電（688385）：在高可靠、資訊安全特定領域有不可替代性，FPGA產品線是核心業務。
   • 紫光同創（非上市公司）：國內高密度FPGA先行者，應用於通訊和部分資料中心原型驗證，自主工藝產品持續迭代（來源：公開展會資訊）。
   • 高雲端半導體：消費電子、工業攝像市場有所滲透，逐步向上拓展。
3. 生態與工具鏈服務商
   • 提供FPGA IP、編譯器、硬體加速中介軟體的廠商（如Achronix、Leapmind），通過授權和服務費受益。
   • 雲端廠商自研智慧網絡卡（如阿里CIPU、微軟Azure Boost）中整合的FPGA加速宏，間接帶動FPGA晶片使用量。

特別說明：財務及市場份額資料均來源於公開報告；國產廠商在高密度及先進製程領域仍存在差距，市場份額資料（據Frost & Sullivan 2023年中國FPGA市場調研）顯示國產廠商合計市佔率低於10%。實際受益程度取決於技術突破與商業化落地節奏。

9. 市場規模

綜合多家研究機構（Frost & Sullivan、Gartner、MarketsandMarkets）2023–2024年釋出的全球FPGA市場報告，可勾勒出以下市場輪廓：

• 全球市場規模：2023年全球FPGA晶片市場約85～95億美元（不同口徑因是否含SoC FPGA及板卡存在差異）。預測到2028年市場規模將增長至140～160億美元，複合年增長率（CAGR）約為9%～12%。其中資料中心及AI推論加速被視為增速最高的子領域，年增速率超過15%。
• 地理分佈：亞太區（尤其中國內地）是最大消費地，約佔全球需求40%以上，受5G部署和工業自動化驅動（來源：Frost & Sullivan 2023年地區報告）。北美在高價值資料中心加速卡上佔比領先。
• 供給格局：2023年AMD（賽靈思）與英特爾兩家共佔據約85%以上全球FPGA營收份額（來源：IC Insights/Omdia 2023年估算）。其餘由Lattice、Microchip和中資廠商組成。國產FPGA在低密度的通訊、工業市場零星替代，尚缺乏大規模高階替代能力。
• 出貨量與產能：2023年先進工藝FPGA（≤16nm）出貨晶圓數量受台積電先進封裝產能限制，部分型號交期延長至30周以上；2024年隨著封裝產能擴張，緊張有所緩解（來源：供應鏈公開報道）。

FPGA加速卡市場（含模組和服務）規模更大，據Verified Market Research 2024報告，2023年全球FPGA加速卡市場約為32億美元，預計2030年達70億美元，年複合率顯著高於晶片市場，反映出加速解決方案的附加值。

以上數字均為行業機構估算，不同來源口徑可能略有差異。

10. 玩家對比

當前全球FPGA加速賽道的核心玩家呈現“兩超多強”格局。以下根據2023–2024年公開資料及產品手冊進行多維對比（市場地位來源：Omdia 2023、TrendForce 2024、各司財報）。

對比維度	AMD (Xilinx)	英特爾 (Altera/PSG)	Achronix	Lattice Semiconductor	安路科技 / 紫光同創 (國產代表)
全球FPGA份額（2023年估算）	≈50%‑55%	≈25%‑30%	<2% (專注高效能)	≈5%‑8% (主打低功耗)	合計<8% (98%中國市場)
最高製程節點	7nm (Versal)	Intel 7 (Agilex 7)	7nm (Speedster7t)	FD-SOI 28nm/16nm	28nm‑22nm (部分採用台積電)
AI加速特色	AI Engine陣列，Vitis AI架構	AI Tensor Block，oneAPI	機器學習處理器(MLP)陣列	簡單CNN加速IP	部分帶DSP和PCIe，面向輕量推論
代表性加速卡 (2024)	Alveo V70, Versal Premium HBM	IPU、Agilex 7 I-Series	Speedster7t AC7t1500	Non‑AI 為主	安路PH1A系列、紫光Titan系列
典型應用	雲端推論、網路解除安裝、影片、醫療	5G基站、網路下推、邊緣推論	金融、網路測試、高效能運算	消費電子、工業控制、汽車輔助	工控、通訊、信創安可
開發工具與生態	Vivado/Vitis，開源FINN	Quartus Prime，oneAPI	ACE + Synplify Pro	Radiant	國產EDA相容環境，部分用第三方工具

對比要點：

• AMD與英特爾全面覆蓋從低端Artix到Versal、Agilex高階，建置了由FPGA到自適應SoC的完整平台，生態壁壘高。
• Achronix依靠獨立器件和eFPGA IP提供差異化，高速SerDes和高頻寬儲存有針對性，但市場份額小。
• 國產廠商尚集中在中低密度市場，缺乏與領先者同等工藝的平台，但在特定安全領域和政策扶持下加速滲透。2024年多家國內FPGA公司推出整合AI加速模組的產品，尚處於早期放量階段（來源：中國半導體行業協會2024年資訊）。

資料來源：Omdia FPGA Market Tracker 2023、各公司2023年年度報告及官網。份額為營收口徑估算。

11. 風險

評估FPGA加速賽道時，不可忽視以下結構性風險：

• GPU與ASIC的擠壓：在計算密集且大型模型主流的推論任務中，NVIDIA H200/B100等GPU憑藉HBM高頻寬和CUDA生態，以及Google TPU等ASIC在專用場景下的極致效能，持續搶佔FPGA的高階AI加速空間。據公開測試，對於LLM推論，GPU的效能優勢可能使得FPGA難以在雲端端主流場景競爭。
• 開發門檻與生態規模：儘管HLS和架構工具降低了入門難度，但要挖掘FPGA的全部效能仍然要求工程師精通硬體設計、時序收斂和並行最佳化。頂尖人才稀缺，生態規模遠小於CUDA GPU社群，導致專案延遲和人力成本較高。
• 地緣政治與供應鏈安全：先進FPGA依賴台積電、英特爾等境外晶圓廠和封裝技術。在中美技術博弈下，中國客戶獲取高階FPGA受限（如美國出口管制對特定器件的限制）。國內廠商受制於先進製程產能，短期內難以製造出比肩國際高階競品的產品，存在供應和合規風險。
• 產品迭代與相容性：FPGA加速設計深植於特定晶片型號，更換晶片可能需要重新最佳化或重新綜合，升級成本高。雲端廠商推動的軟體定義加速（如DPU、IPU）正傾向用ASIC+CPU方案替代部分FPGA。
• 週期與價格壓力：FPGA晶片單價相對較高，在成本敏感的大規模部署中，方案商可能切換至中低端GPU或自研ASIC。2023–2024年間，部分資料中心採購論證顯示，若FPGA的能效優勢不能覆蓋硬體溢價，其吸引力會下降。

以上風險來源於行業調研及產業邏輯歸納，不代表任何公司具體風險情形。

12. 誤讀糾偏

誤讀1：FPGA比GPU更省電，所以更適合所有AI推論。

• 糾偏：FPGA的能效優勢在固定資料流、低計算強度的任務（如影像預處理、簡單CNN、決策樹）上非常明顯。但對於計算密集型、大矩陣運算（如Transformer或大語言模型推論），GPU憑藉超大規模並行和HBM高頻寬，吞吐量遠超同期FPGA。在多數大型模型推論場景下，GPU的每瓦吞吐量反超FPGA，FPGA更擅“精巧手術”而非“集團衝鋒”。

誤讀2：FPGA可以替代CPU做通用計算。

• 糾偏：FPGA強於實現固化、並行的資料流處理。邏輯資源被大量用於建置資料通路，而非匹配複雜的控制流、分支預測。通用CPU的亂序流水線、虛擬記憶體管理等機制若用FPGA實現，會佔用海量邏輯並嚴重降頻。正確範式是：CPU負責系統排程、複雜決策，FPGA解除安裝重複、低延遲的資料處理任務。

誤讀3：HLS工具能讓軟體工程師輕鬆開發出高效能FPGA應用。

• 糾偏：HLS將C/C++轉化為RTL，降低了入門門檻，但並未消除硬體思維需求。要獲得接近手工最佳化的效能，工程師必須理解流水線間隔、陣列