FEOL（Front-End-of-Line）
3 秒看懂
一句話定義：FEOL 是晶圓廠前段工藝的統稱，核心任務是在矽襯底上”造出電晶體本體”——從有源區定義、鰭片/溝道成型、柵極製作到源漏摻雜，完成一個可開關的器件單元。
關鍵記憶錨點：FEOL 造管子，BEOL 佈線連線管子 → 二者在第一層金屬（M1）或接觸層（Contact）分界。
3 分鐘產業解釋
為什麼 FEOL 決定晶片效能天花板
晶片製程的每一次節點躍遷，核心戰場都在 FEOL：
- 電晶體密度：由鰭片間距（Fin Pitch）、柵極間距（Gate Pitch）等FEOL因素與金屬間距（Metal Pitch）等BEOL因素共同決定
- 器件效能：亞閾值擺幅、驅動電流、漏電流等關鍵電學引數，由柵極結構、溝道材料、源漏工程等 FEOL 步驟直接決定
- 功耗特性：閾值電壓、柵極洩漏等低功耗設計基礎，本質是 FEOL 工藝控制精度的函式
FEOL vs BEOL：產業鏈分工
| 維度 | FEOL | BEOL |
|---|---|---|
| 核心任務 | 製造電晶體器件 | 佈線互連、訊號傳輸 |
| 關鍵結構 | 鰭片/溝道、柵極、源漏 | 金屬層、通孔、介電層 |
| 主導裝置 | 光刻機、刻蝕機、離子注入機、快速熱處理 | 光刻機、PVD/CVD、CMP |
| 技術難點 | 圖形縮小、鰭片高寬比、柵極控制 | RC 延遲、互連電阻、電遷移 |
| 資本支出佔比 | 約佔產線總投資 50%-60% [行業估算] | 約佔 40%-50% [行業估算] |
15 分鐘專家深入
FEOL 在先進製程中的戰略地位
當前半導體制造的核心矛盾在於：FEOL 工藝複雜度指數級上升，但單位晶圓產出的電晶體數量增長在放緩。
以先進邏輯製程為例：
- 從 28nm 到 7nm：電晶體密度提升約 5~6 倍，主要依靠 FEOL 圖形縮小和 FinFET 結構引入
- 從 7nm 到 3nm：密度提升約 2-3 倍，但 FEOL 步驟數激增（多重圖案化、EUV 光刻、GAA 結構）
- 良率挑戰：先進製程 FEOL 缺陷密度控制是良率爬坡的核心瓶頸，直接影響量產經濟性
FEOL 的資本投入強度
FEOL 裝置在晶圓廠 CapEx 中佔比持續提升：
- EUV 光刻機：單臺售價超 1.5 億歐元 [ASML 官方口徑]，且先進邏輯廠需配置數十臺
- 刻蝕裝置：多重圖案化趨勢下，刻蝕步驟數與光刻步驟數比值上升至約 3:1 [裝置廠商技術交流口徑]
- 薄膜/注入裝置：GAA 結構對薄膜厚度均勻性、選擇比要求更嚴苛，推動裝置升級需求
技術原理
FEOL 核心工藝流程（以先進邏輯為例）
┌─────────────────────────────────────────────────────────────────────────┐
│ FEOL 工藝流程示意 │
├─────────────────────────────────────────────────────────────────────────┤
│ │
│ 矽襯底 → STI隔離 → 阱注入 → 鰭片成型(FinFET) → 偽柵形成 │
│ ↓ │
│ 源漏工程 │
│ ├── 離子注入 │
│ ├── 外延生長(SiGe/SiP等應變材料) │
│ └── 快速熱退火啟用 │
│ ↓ │
│ 移除偽柵 → 柵極堆疊(Gate Stack)形成 │
│ ├── 高k介質層 │
│ ├── 金屬柵極 │
│ └── 功函式調節層 │
│ ↓ │
│ 接觸層形成 → FEOL/BEOL交界 │
│ │
└─────────────────────────────────────────────────────────────────────────┘關鍵技術節點解析
1. 淺溝槽隔離（STI）
- 目的：在矽襯底上形成有源區隔離，防止相鄰器件漏電
- 工藝：刻蝕溝槽 → 氧化襯墊 → CVD 填充氧化矽 → CMP 平坦化
- 先進製程挑戰：溝槽深寬比隨節點縮小而增大，填充能力成為瓶頸
2. 鰭片成型（Fin Formation）
這是 FinFET 及後續 GAA 工藝的核心：
- FinFET：在矽襯底上刻蝕出高寬比鰭片，柵極三面包覆溝道
- GAA/奈米片：通過選擇性刻蝕釋放多層 Si/SiGe 超晶格中的 SiGe 層，形成奈米片溝道，柵極四面包覆
FinFET 柵極截面示意：
┌───────────┐
│ 柵極金屬 │
┌───┴───────────┴───┐
│ 高k介質 │
│ ┌─────────────┐ │
│ │ │ │
│ │ 鰭片 │ │
│ │ (Si體) │ │
│ │ │ │
│ └─────────────┘ │
│ 溝道區 │
└───────────────────┘
↓ 襯底
柵極三面包覆溝道（左、上、右）
GAA 奈米片截面示意：
┌───────────┐
│ 柵極金屬 │
┌───┴───────────┴───┐
│ 高k介質 │
│ ┌─────────────┐ │
│ │ 奈米片① │ │ ← 上層溝道
│ └─────────────┘ │
│ 柵極 │ ← 柵極填充於片間
│ ┌─────────────┐ │
│ │ 奈米片② │ │ ← 中層溝道
│ └─────────────┘ │
│ 柵極 │
│ ┌─────────────┐ │
│ │ 奈米片③ │ │ ← 下層溝道
│ └─────────────┘ │
└───────────────────┘
↓ 源漏接觸
柵極四面包覆溝道（360°環繞）3. 柵極工程
從多晶矽/二氧化矽柵極到高k金屬柵極（HKMG）的演進：
- 高k介質：替代 SiO₂ 柵氧層，典型材料為 HfO₂ 系（具體配方各廠商差異大，未充分揭露）
- 金屬柵極：替代多晶矽柵極，解決多晶矽耗盡效應
- 功函式調節：通過多層金屬堆疊實現 NMOS/PMOS 不同閾值電壓需求
4. 源漏工程
- 輕摻雜漏（LDD）：抑制熱載流子效應
- 應力工程：PMOS 源漏嵌入 SiGe 引入壓應力提升空穴遷移率，NMOS 嵌入 SiC/SiP 引入張應力提升電子遷移率
- 接觸電阻：矽化物（如 NiSi、CoSi）形成低阻歐姆接觸
技術演進史
FEOL 結構演進路線
| 時代 | 主流結構 | 核心 FEOL 創新 | 典型節點 |
|---|---|---|---|
| 2000 年代前 | 平面 MOSFET | 柵氧化層縮減、應變矽 | 130nm - 45nm |
| 2000 年代中 | High-k Metal Gate | HfO₂ 替代 SiO₂，金屬柵極替代多晶矽 | 45nm (Intel 2007) |
| 2010 年代初 | FinFET | 鰭片溝道、三柵結構 | 22nm (Intel 2012) |
| 2020 年代 | GAA/奈米片 | 全環繞柵極、多層溝道 | 3nm 級 (三星宣佈量產)，台積電計劃在2nm級引入GAA |
| 2020 年代末 | CFET？ | N/P 器件垂直堆疊 | 研發階段，量產時間未充分揭露 |
關鍵技術轉折點
FinFET 的引入（約 2012 年）
- 解決平面 MOSFET 在 20nm 以下柵極控制能力不足問題
- 鰭片三面包覆柵極大幅增強對溝道的靜電控制
- 首次大規模採用：Intel 22nm 工藝
EUV 光刻匯入 FEOL（約 2019 年）
- 替代多重圖案化（SADP/SAQP）降低工藝複雜度
- 主要應用於接觸層、金屬層、鰭片層等關鍵層
- 當前先進邏輯廠 EUV 層數持續增加 [各廠商路線圖]
GAA/奈米片的演進（2022 年起）
- 三星在 3nm 級節點率先宣佈量產 GAA 結構（具體良率未充分揭露）
- 台積電計劃在 N2 節點引入奈米片架構
- 英特爾在 Intel 20A/18A 節點採用 RibbonFET（GAA 變體）
技術路線對比
電晶體結構技術路線對比
| 維度 | 平面 MOSFET | FinFET | GAA 奈米片 | CFET（研發中） |
|---|---|---|---|---|
| 柵極控制 | 單面包覆 | 三面包覆 | 四面包覆 | 全面包覆 + 垂直堆疊 |
| 溝道型別 | 平面 | 鰭片 | 水平奈米片 | 上下疊層 |
| 靜電控制能力 | 一般 | 良好 | 優秀 | 理論最優 |
| 亞閾值擺幅 | ~100 mV/dec | ~70 mV/dec [估算] | <70 mV/dec [估算] | 未充分揭露 |
| 工藝複雜度 | 低 | 中 | 高 | 極高 |
| 主要挑戰 | 短溝道效應 | 鰭片高度限制、多鰭片設計約束 | 奈米片厚度均勻性、內間隔層工藝 | 自對準、熱預算、寄生引數 |
| 量產節點範圍 | ≥28nm | 22nm - 3nm | 3nm 及以下 | 未充分揭露 |
| 代表廠商 | 成熟製程廠 | 台積電、三星、英特爾 | 三星(3nm GAA)、台積電(N2) | 研發階段，多家參與 |
製程節點關鍵 FEOL 引數趨勢（定性）
| 引數 | 28nm | 14/16nm | 7nm | 5nm | 3nm 級 | 2nm 級 |
|---|---|---|---|---|---|---|
| 柵極結構 | 平面HKMG | FinFET | FinFET | FinFET | GAA (三星) / FinFET (台積電N3) | GAA |
| EUV 層數 | 0 | 0 | 少量 | 多層 | 更多 | 未充分揭露 |
| 最小鰭片間距 | - | ~42nm [估算] | ~30nm [估算] | ~25-28nm [估算] | 未充分揭露 | 未充分揭露 |
| 柵極間距 | ~113nm [估算] | ~70nm [估算] | ~54-57nm [估算] | ~48nm [估算] | 未充分揭露 | 未充分揭露 |
| 鰭片數/單元 | - | 2-3 | 2-3 | 2-3 | 奈米片堆疊 | 未充分揭露 |
注：具體引數各廠商定義和公佈口徑不同，上表為行業公開資料綜合估算，僅供參考
上下游
FEOL 產業鏈全景
┌─────────────────────────────────────────────────────────────────────────┐
│ FEOL 上游供應鏈 │
├─────────────────────────────────────────────────────────────────────────┤
│ │
│ 裝置層： │
│ 光刻裝置 ──── ASML (EUV/DUV)、尼康、佳能 │
│ 刻蝕裝置 ──── Lam Research、TEL、AMAT │
│ 薄膜裝置 ──── AMAT (CVD/PVD)、Lam、ASM International │
│ 離子注入 ──── AMAT、Axcelis │
│ 快速熱處理 ── AMAT、Mattson │
│ CMP 裝置 ──── Ebara、AMAT、華海清科 │
│ │
│ 材料層： │
│ 矽片 ──────── Shin-Etsu、SUMCO、環球晶圓、滬矽產業 │
│ 光刻膠 ────── 東京應化、JSR、信越化學、國內廠商 │
│ 特種氣體 ──── SK Materials、Air Liquide、華特氣體 │
│ 靶材 ──────── JX金屬、Praxair、有研新材 │
│ 溼電子化學品 ─ 關東化學、Merck、江化微 │
│ │
│ EDA/IP層： │
│ Synopsys、Cadence、Siemens EDA (Mentor) │
│ PDK (工藝設計套件)：各晶圓廠自研 │
│ │
├─────────────────────────────────────────────────────────────────────────┤
│ FEOL 核心製造 │
├─────────────────────────────────────────────────────────────────────────┤
│ │
│ 先進邏輯：台積電、三星、英特爾 │
│ 成熟製程：聯電、格芯、中芯國際、華虹 │
│ 儲存器：SK海力士、三星、美光（DRAM/NAND的FEOL結構不同） │
│ 特種工藝：TI、Infineon、Renesas（功率/模擬/車規） │
│ │
├─────────────────────────────────────────────────────────────────────────┤
│ FEOL 下游應用 │
├─────────────────────────────────────────────────────────────────────────┤
│ │
│ 邏輯晶片：CPU、GPU、SoC、FPGA、AI加速器 │
│ 儲存晶片：DRAM（電容+電晶體）、NAND（3D堆疊選擇器） │
│ 模擬/混合訊號：電源管理、感測器介面 │
│ 功率器件：IGBT、GaN HEMT、SiC MOSFET │
│ │
└─────────────────────────────────────────────────────────────────────────┘關鍵供應關係特徵
- 裝置寡頭化：核心 FEOL 裝置領域高度集中，EUV 光刻僅 ASML 可供，刻蝕裝置前三佔全球約 90% 市場份額 [行業估算]
- 材料認證週期長：先進製程材料從研發匯入到量產驗證通常需 2-3 年，客戶粘性高
- PDK 鎖定效應：設計公司基於特定晶圓廠 PDK 開發晶片，轉換成本極高
關鍵指標
FEOL 核心技術指標
| 指標 | 定義 | 重要性 |
|---|---|---|
| 電晶體密度 | 每平方毫米電晶體數量 (MTr/mm²) | 製程先進性最直觀指標 |
| 柵極間距 (CPP) | 柵極中心到柵極中心距離 | 決定電晶體長度方向密度 |
| 金屬間距 (MMP) | 最小金屬層間距 | 決定互連密度，與 FEOL 接觸層對齊 |
| 鰭片間距 (FP) | 鰭片中心到鰭片中心距離 | FinFET 特有，決定鰭片密度 |
| 柵極長度 (Lg) | 柵極有效溝道長度 | 決定器件速度和短溝道效應控制 |
| 亞閾值擺幅 (SS) | 亞閾值區每十倍電流所需柵壓變化 | 理想值 60mV/dec，越低越好 |
| Ion/Ioff 比 | 導通電流與關斷電流之比 | 反映器件開關效率 |
| 接觸電阻 (Rc) | 源漏與第一層金屬間電阻 | 對先進節點效能影響日益顯著 |
| 缺陷密度 (D₀) | 單位面積致命缺陷數 | 決定良率，FEOL 關鍵 KPI |
產能與成本指標
| 指標 | 說明 | 當前量級（先進邏輯，估算） |
|---|---|---|
| 晶圓產能 | 月投片量 (WPM) | 大廠單一廠月產能 2-5 萬片 12 英寸晶圓 [估算] |
| 良率 | 成品率 | 先進製程爬坡期良率從 <50% 提升至 >80% 需數季度 [行業慣例] |
| 單片晶圓成本 | 完全成本 | 先進製程(3nm級)：約 $15,000-$20,000/片 [供應鏈估算] |
| FEOL 步驟數 | 前段工藝步驟總量 | 隨節點縮小持續增加，先進製程超 1000 道工序 [估算] |
| EUV 層數 | 使用 EUV 光刻的層數 | 5nm 級約 14-16 層，3nm 級更多 [廠商釋出會口徑] |
供需與市場資料
全球半導體裝置市場結構
半導體裝置市場中，FEOL 相關裝置佔據主導地位：
| 裝置類別 | 2023 年全球市場規模 | 主要供應商 | 備註 |
|---|---|---|---|
| 光刻裝置 | 約 $200 億 [估算] | ASML (>90% EUV)、Nikon、Canon | EUV 單價高，價值量佔比最大 |
| 刻蝕裝置 | 約 $200 億 [估算] | Lam、TEL、AMAT | 多重圖案化推動需求 |
| 薄膜沉積 | 約 $200 億 [估算] | AMAT、Lam、ASM International | CVD/PVD/ALD 多種技術 |
| 離子注入 | 約 $30-40 億 [估算] | AMAT、Axcelis | 相對成熟市場 |
| 過程控制/檢測 | 約 $130-150 億 [估算] | KLA、AMAT、ASML (MPC) | 先進製程良率提升關鍵 |
注：市場規模資料基於各廠商財報及行業報告綜合估算，統計口徑可能存在差異
區域產能分佈（邏輯晶圓廠）
| 區域 | 先進製程產能份額（估算） | 成熟製程產能份額（估算） |
|---|---|---|
| 中國臺灣 | >60%（台積電主導） | 約 10-15% |
| 韓國 | 約 15-20%（三星） | 約 15-20% |
| 美國 | <10%（英特爾+台積電/三星在建廠） | <10% |
| 中國大陸 | <5%（先進） | 約 20-25%（成熟製程快速擴張） |
| 其他 | 剩餘 | 約 30-40% |
注：產能份額為估算值，基於公開報道和機構研究，具體資料各機構口徑不同
市場驅動因素
- AI 算力需求：大型模型訓練/推論對先進製程晶片需求激增，推動 FEOL 裝置和產能投資
- 汽車電子化：功率器件、MCU 等成熟製程 FEOL 產能需求增長
- 地緣政治：各國推動本土晶圓廠建設，FEOL 裝置成為戰略物資
代表公司與資本對映
裝置廠商（FEOL 核心受益）
| 公司 | 主要 FEOL 產品 | 競爭優勢 | A 股/港股關聯標的 |
|---|---|---|---|
| ASML | EUV/DUV 光刻機 | 全球唯一 EUV 供應商 | A股：無直接；關注光刻產業鏈 |
| 應用材料 (AMAT) | CVD/PVD/刻蝕/離子注入/CMP | 全品類覆蓋 | 北方華創（部分對標） |
| 科林研發 (Lam) | 刻蝕裝置、薄膜裝置 | 刻蝕技術領先 | 中微公司（刻蝕對標） |
| TEL | 刻蝕、薄膜、熱處理、注入 | 日本市場主導 | 拓荊科技（薄膜對標） |
| KLA | 過程控制、檢測裝置 | 檢測領域全球龍頭 | 精測電子（檢測對標） |
| ASMI | 原子層沉積(ALD) | ALD 技術領先 | - |
晶圓代工廠（FEOL 執行者）
| 公司 | 技術節點 | 競爭格局 |
|---|---|---|
| 台積電 | 3nm (FinFET) → 2nm (GAA) 量產中 | 先進製程全球市佔率 >60% [估算] |
| 三星 | 3nm GAA 已宣佈量產 | 良率和客戶匯入追趕中 |
| 英特爾 | Intel 4/3 (FinFET) → 18A (RibbonFET/GAA) | IDM 轉型代工，18A 未充分揭露量產時間 |
| 中芯國際 | 14nm FinFET 量產，更先進節點未充分揭露 | 受限於裝置獲取，聚焦成熟製程擴產 |
| 聯電/格芯 | 成熟製程為主 | 放棄先進製程，專注特色工藝 |
國產裝置替代程序（定性）
| 裝置類別 | 國產化率（估算） | 主要國產廠商 |
|---|---|---|
| 刻蝕裝置 | 中等（約 20-30%） | 中微公司、北方華創 |
| 薄膜裝置 | 中等偏低 | 拓荊科技、北方華創 |
| 光刻裝置 | 極低（DUV 成熟製程小批次，EUV 無） | 上海微電子 |
| 離子注入 | 低 | 萬業企業（凱世通） |
| 過程控制 | 低 | 精測電子、中科飛測 |
注：國產化率為估算值，基於公開報道和行業交流，具體數字各口徑差異大
投資邏輯
FEOL 產業鏈投資主線
主線一：裝置國產替代（長邏輯）
核心邏輯：地緣政治加速國產替代，先進製程裝置受限推動成熟製程裝置國產化先行。
- 確定性較高：刻蝕、薄膜沉積裝置已有批次驗證和重複訂單
- 需追蹤：光刻裝置進展、先進製程裝置突破節奏
- 風險點：技術迭代快，研發投入大，客戶驗證週期長
主線二：先進製程產能擴張（週期+成長）
核心邏輯：AI 霱求驅動先進製程產能緊張，台積電/三星/英特爾資本支出高位執行。
- 受益標：裝置廠商（賣鏟子）、特種氣體/材料供應商
- 週期性注意：半導體裝置訂單有周期波動，需關注庫存和資本支出節奏
主線三：成熟製程產能擴張（確定性）
核心邏輯：汽車電子、工業控制、IoT 等需求推動成熟製程產能建設。
- 受益標：成熟製程裝置廠商、矽片供應商、晶圓代工廠
- 中國市場特殊邏輯：國產替代 + 成熟製程擴產雙輪驅動
估值架構參考
| 型別 | 估值方法 | 關鍵變數 |
|---|---|---|
| 裝置廠商 | PE/PS + 訂單能見度 | 下游資本支出、市佔率趨勢 |
| 晶圓代工廠 | EV/EBITDA + 產能利用率 | ASP、產能擴張節奏、客戶結構 |
| 材料廠商 | PE + 國產化率提升 | 客戶匯入進展、產能利用率 |
常見誤讀糾偏
誤讀一：“FEOL 就是光刻工藝”
糾偏：FEOL 是一個完整的前段工藝模組，光刻只是其中的一個子工序（雖然是最關鍵、最貴的子工序之一）。FEOL 還包括刻蝕、薄膜沉積、離子注入、化學機械拋光（CMP）、熱處理等多種工藝步驟。光刻裝置雖然是 FEOL 最大單項投資，但刻蝕、薄膜等裝置價值量總和也很可觀。
正確理解：FEOL = 光刻 + 刻蝕 + 薄膜 + 注入 + 熱處理 + CMP + 清洗 + 檢測 的完整工藝整合。
誤讀二：“先進製程就是 FEOL 小尺寸，BEOL 不重要”
糾偏：先進製程中 BEOL 互連層對效能的影響同樣關鍵甚至更突出。隨著金屬線寬縮小，互連電阻（R）急劇上升，導致 RC 延遲成為晶片速度的主要瓶頸之一。這推動了 BEOL 新材料引入（如鈷、釕替代銅做細線金屬）和新結構（如半大馬士革/減法蝕刻）。
正確理解：先進製程是 FEOL+BEOL 雙線並進的系統工程，單獨最佳化任一方都無法實現效能目標。
誤讀三：“FinFET 到 5nm 就到極限了”
糾偏：FinFET 結構雖然在 3nm 級節點面臨鰭片高寬比、間距縮小等挑戰，但通過工藝最佳化（如 TSMC N3E 路線）仍可延伸使用。GAA/奈米片的引入節點各廠商策略不同：三星選擇在 3nm 首發 GAA，台積電在 N2 才切換。技術選擇取決於成本、良率、客戶設計生態等多因素權衡，不存在某個節點必然”切換”的硬性規律。
正確理解：電晶體結構演進是漸進式創新，各廠商根據自身工藝能力、客戶需求、競爭節奏做出差異化選擇。
誤讀四：“FEOL 裝置只有光刻機值得關注”
糾偏：EUV 光刻機固然稀缺和昂貴，但刻蝕裝置在先進製程中的重要性持續提升——因為多重圖案化需要”刻出來”而非僅”照出來”。此外，薄膜沉積裝置（尤其 ALD）在 GAA 結構中價值量顯著提升，過程控制/檢測裝置對良率提升不可或缺。
正確理解：FEOL 裝置是組合拳，光刻是龍頭但不是全部，刻蝕/薄膜/檢測裝置各有成長邏輯。
學習路徑
入門階段
- 半導體制造基礎：閱讀《矽超大規模積體電路工藝技術》（Plummer/Deal/Griffin），建立工藝流程整體架構
- 公司年報/投資者日：閱讀 ASML、應用材料、台積電等公司投資者日演示材料，理解產業鏈商業邏輯
- 科普影片：ASML 官方 YouTube 頻道有優秀的光刻原理講解
進階階段
- IEEE IEDM/VLSI Symposia 論文：每年 12 月（IEDM）和 6 月（VLSI）釋出的前沿論文，是瞭解最新工藝節點的最佳渠道
- IMEC 技術報告：比利時微電子研究中心釋出公開技術路線圖和合作成果
- 半導體行業觀察/集微網：中文行業媒體，追蹤國內裝置和材料進展
專家階段
- ITRS/IRDS 路線圖：國際半導體技術路線圖，瞭解長期技術演進方向
- 各廠商工藝手冊 (PDK 文件)：實際