功能模擬

3 秒看懂

功能模擬（Functional Simulation）是在晶片製造前，用軟體模擬數位電路邏輯行為，只檢查“邏輯對錯”，不考量真實的物理延遲、訊號完整性與功耗。它是晶片設計流程中第一道大規模驗證屏障——功能錯了，後面的時序收斂、物理實現都失去意義。

3 分鐘產業解釋

在晶片設計流程中，功能模擬發生在暫存器傳輸級（Register Transfer Level, RTL）階段。設計工程師用硬體描述語言（Verilog/SystemVerilog/VHDL）完成電路描述後，將其送入模擬器；驗證工程師則建置測試平台（Testbench），施加激勵訊號（測試向量），觀測輸出是否與預期行為一致。

模擬器的工作機制與真實矽片有本質區別：它只處理邏輯狀態的遷移（0/1/X/Z），將組合邏輯視為零延遲的瞬時響應，將時序邏輯抽象為時鐘邊沿觸發的狀態跳變，完全忽略導線延遲、電晶體上升/下降時間、IR壓降等物理效應。這好比數學考試時先驗算公式推導是否正確，走通之後再進入工程製圖階段核對尺寸與公差。

從產業視角看，功能模擬的戰略地位正因 AI 晶片複雜度爆發而急劇上升。單顆高效能 GPU 或 AI 加速器的 RTL 程式碼規模已動輒數千萬行，等效邏輯閘數突破百億門，單次完整迴歸模擬（Regression Test）可能需要執行數週。由於流片（Tape-out）視窗不可延後，模擬速度直接決定了設計團隊能在上線前完成多少輪迭代驗證，進而影響首次流片成功率。行業調研顯示，先進工藝節點下，一次流片失敗造成的非重複工程成本（Non-Recurring Engineering, NRE）可達數千萬至數億美元，而延後產品上市視窗的機會成本更為昂貴。功能模擬因此被視作晶片設計流程中的核心生產力瓶頸。

EDA 廠商的技術競爭正聚焦於三個維度：模擬引擎的平行計算能力（多核 CPU 利用率與分散式模擬效率）、編譯器的增量最佳化能力（縮短從程式碼修改到重新執行模擬的迭代週期）、以及與覆蓋率驅動驗證方法學（UVM, Universal Verification Methodology）的深度整合。三者共同決定了設計團隊的驗證吞吐量和最終產品可靠性。

技術原理

功能模擬器的核心是一種基於事件驅動（Event-Driven）的離散時間模擬演算法。其基本執行迴圈可描述為：

1. 事件佇列管理：模擬器維護一個按時間排序的全域性事件佇列。每個事件關聯一個訊號及其即將發生的新值。
2. 事件處理：取出當前模擬時刻最早的事件，更新對應訊號的值。
3. 敏感程序觸發：所有對發生變化的訊號“敏感”的程序（如組合邏輯的 always_comb 塊、時序邏輯的 always_ff 塊、或顯式指定的程序敏感列表）被標記為待執行。
4. 程序評估：依次執行被觸發的程序，程序內部可能產生新的訊號賦值，併入隊為新事件。
5. 時間推進：噹噹前時刻所有事件處理完畢且無新增同時間事件時，模擬時間跳躍至下一個最早事件的時間點。
6. 迴圈終止：持續執行上述步驟，直至事件佇列為空或模擬時間達到設定的終止時刻。

編譯器在模擬啟動前將 RTL 程式碼轉換為高效的機器執行碼。歷史上，模擬器分為解釋型（Interpreted）與編譯型（Compiled）兩大路徑：解釋型逐句解析 RTL 語義，除錯靈活但執行速度慢，適合小規模模組的早期除錯；編譯型則將整個設計翻譯為 C/C++ 程式碼，再經由 GCC/LLVM 編譯為機器碼，執行速度快一個數量級以上，適合大規模迴歸測試。當前主流工具（Synopsys VCS、Cadence Xcelium）融合兩者優勢，支援混合模式——首次編譯時進行深度全域性最佳化以產生高效能二進位制快照，增量編譯時僅重新編譯修改過的模組，將迭代編譯時間從小時級壓縮到分鐘級。

從抽象層次看，功能模擬模型基於“零延遲組合邏輯 + 時鐘邊沿觸發時序邏輯”的範式。組合邏輯塊的輸出在輸入變化的同一模擬時刻立即更新（即 delta 週期機制，允許無限次零時間評估直到訊號穩定）；時序邏輯則僅在指定時鐘的上升沿或下降沿取樣並更新狀態。這一抽象在功能層足夠精確，但也意味著所有與物理實現相關的效應（如時鐘樹偏斜、路徑延遲差異導致的保持時間違例、亞穩態傳播機率）均不在其檢測範圍內。

對於 AI 晶片中日益流行的存內計算（Processing-In-Memory, PIM）、近存計算（Near-Memory Computing）等新型架構，功能模擬需配合更高層的行為級模型（Behavioral Model），以事務級建模（Transaction-Level Modeling, TLM）方式模擬計算單元與儲存器之間的互動，而不能僅靠 RTL 的逐週期模擬——後者會在資料流路徑極為寬大的 PIM 陣列前直接因計算複雜度而崩潰。

關鍵引數

功能模擬工具和驗證流程的核心衡量維度及其行業常見基線如下（資料來源：ESD Alliance 2023 年度報告、Synopsys/Cadence 公開技術文件與使用者會議演講）：

• 模擬吞吐量（Simulation Throughput） 單位時間內可模擬執行的時鐘週期數或事務數。對於百億門級 AI 加速器全晶片模擬，純功能模擬器的吞吐量通常落於 10 Hz–1 kHz 量級（即每秒鐘可模擬 10 到 1000 個時鐘週期）。若設計目標工作頻率為 1 GHz，這意味著模擬執行 1 秒鐘的真實晶片行為需耗費數天到數週。硬體模擬器（Emulator）可將此提升至 1–10 MHz 量級，吞吐量差達到 3–4 個數量級。

• 編譯時間（Compilation Time） 從 RTL 程式碼到可執行模擬快照的端到端耗時。全晶片的一次首次編譯（Full Build）可長達數小時至十餘小時；增量編譯（Incremental Build）最佳化後，小規模 RTL 改動的重編譯時間為數分鐘至十餘分鐘（Synopsys 2023 使用者大會公開資訊，具體數值視設計規模與結構差異極大）。

• 設計容量（Design Capacity） 單個模擬快照能容納的最大設計規模。當前主流商業模擬器對“有效例項數”（Effective Instance Count）的上限更多受限於伺服器物理記憶體（單程序可能佔用 200 GB–1 TB+），而非工具本身的硬編碼限制。行業實踐中，百億門級設計通常需藉助分割槽模擬（Partition-based Simulation）將設計拆分為多個子系統獨立驗證，再通過頂層測試平台整合。

• 功能覆蓋率（Functional Coverage） 驗證計劃中已覆蓋的功能點佔總功能點的百分比。行業評判標準因晶片型別而異：高效能 CPU 核心的覆蓋率收斂目標通常 > 99%（含程式碼覆蓋率、功能覆蓋率、斷言覆蓋率）；複雜網路交換器或 GPGPU 可能在 95%–98% 區間，因部分極端狀態組合在模擬時間內難以達到。覆蓋率指標是決定“驗證何時完成”的核心軟指標，並非嚴格的質量保證。

• 記憶體佔用（Peak Memory Usage） 模擬程序的峰值物理記憶體消耗。對於數億門級別的 SoC 全晶片模擬，單模擬程序的記憶體需求通常在 64 GB–512 GB 之間；百億門級設計可能突破 1 TB，直接決定所需伺服器的 DRAM 配置和總擁有成本（Total Cost of Ownership, TCO）。記憶體佔用與模擬吞吐量之間存在權衡：通常越激進的記憶體最佳化（如設計層次壓縮、訊號生命週期分析）會帶來額外編譯時間開銷。

公開資料說明：上述數值為行業常見數量級範圍，具體基準測試（Benchmark）資料依賴於設計型別、工藝節點、工具版本與伺服器配置的強互動作用，各 EDA 廠商一般不在公開渠道揭露橫向對比的數字。如需獲得針對特定設計的精確資料，建議通過廠商的標準基準評估流程在保密協議架構下獲取。

技術路線

功能模擬作為數字驗證的根基技術，其演進並非孤立事件，而是與驗證方法學、底層計算架構的變遷交織在一起。

• 電路模擬時代（1970s）：以 SPICE（Simulation Program with Integrated Circuit Emphasis）為標杆的電晶體級模擬，求解微分方程以獲取模擬行為和精確電壓/電流波形，容量受限於數千器件，僅適用於類比電路和數字標準單元庫的精細表徵。

• 門級功能模擬時代（1980s–1990s）：專用門級邏輯模擬器出現，將邏輯閘抽象為布林運算單元，輔以各廠商私有的標準延遲格式（SDF, Standard Delay Format）進行時序反標，但主要驗證物件仍為邏輯功能。這一階段催生了 Verilog 語言（1984 年由 Gateway Design Automation 推出）和 VHDL（1987 年成為 IEEE 標準 1076-1987），為後續 RTL 模擬奠定基礎。

• RTL 模擬的誕生與主流化（1990s–2000s）：Verilog 於 1995 年成為 IEEE 標準（1364-1995），VHDL 持續迭代，設計層次從門級上移至暫存器傳輸級。編譯型模擬器 VCS（Verilog Compiled Simulator，由 Chronologic Simulation 推出，後被 Synopsys 收購）的問世標誌著模擬吞吐量質的飛躍，全編譯技術將模擬速度推至解釋型模擬的 10 倍以上。

• 驗證方法學成熟（2000s–2010s）：SystemVerilog 於 2005 年標準化（IEEE 1800-2005），統一設計描述與驗證語言。Accellera 推出的 UVM（Universal Verification Methodology，通用驗證方法學）於 2011 年定稿為 1.0 版本，將受約束隨機激勵生成、功能覆蓋率建模、可重用驗證元件（VIP, Verification IP）三大能力編織為完整的閉環驗證方法論。功能模擬從“手工跑用例”正式邁入“覆蓋率驅動自動化驗證”時代。

• 異構加速與混合驗證時代（2010s 至今）：面對 AI 晶片的百億門級規模，純軟體模擬吞吐量的物理天花板日益凸顯。基於 FPGA 陣列的模擬加速器（如 Synopsys ZeBu、Cadence Protium）與基於定製處理器陣列的硬體模擬器（如 Cadence Palladium、Synopsys HAPS）構成異構驗證矩陣。功能模擬器的角色轉變為“前移偵錯程式 + 覆蓋率收斂引擎”，承擔小粒度快速迭代和覆蓋率分析；長序列系統級測試（如啟動 Linux 作業系統核心）則解除安裝到硬體模擬器。開源領域，Verilator（將 Verilog/SystemVerilog 編譯為 C++/SystemC 迴圈精確模型）在學術界和雲端運算場景下獲得一定採用，其全晶片編譯速度有優勢，但缺失 UVM 全棧支援和約束隨機引擎，在商業晶片驗證中的替代性有限。

• 路線對比與場景選擇：

特性	功能模擬	硬體模擬（Emulation）	FPGA 原型驗證	形式驗證
速度	Hz–kHz 級別	MHz 級別（1–10 MHz）	數十 MHz 至百 MHz	無需測試向量
可除錯性	極高，任意訊號可追蹤	中等，受取樣深度限制	低，邏輯已對映到硬體	高，輸出反例波形
設計容量	受記憶體約束，無物理上限	受硬體資源限制	受 FPGA 容量限制	受計算複雜度和記憶體限制
時序精度	零延遲/單位延遲模型	可接近真即時序	真實硬體延遲	不涉及時序
典型階段	模組級迭代、覆蓋率收斂	系統整合測試、韌體啟動	應用軟體開發、效能評估	邏輯等價性檢查、屬性檢查
成本	中（伺服器+軟體許可）	高（專用硬體數百萬至千萬美元）	中高（FPGA 板卡+除錯套件）	低至中（計算伺服器）

上述路線的共同趨勢是“左移”（Shift-Left）——將驗證活動儘可能提前到設計週期早期。功能模擬作為最左端、最靈活的手段，其戰略地位並未因硬體加速的興起而動搖；相反，硬體模擬釋放的更多測試容量反向要求功能模擬完成更高覆蓋率的前期收斂。

上游

功能模擬工具的研發與執行所需的上游投入集中於三個層面：

• EDA 軟體開發 核心上游為模擬器自身的研發——包括 Verilog/SystemVerilog/VHDL 語言解析器（Parser）與精化引擎（Elaboration Engine）、事件驅動模擬核心的排程演算法、增量編譯器的依賴性分析與程式碼生成最佳化、覆蓋率資料庫的建置與查詢。這些技術的門檻較高，不僅要求深厚的編譯原理和演算法功底，還要求研發團隊對數以百計的 IEEE 語言標準條款有毫米級精度的解讀。行業中擁有全自研模擬核心的團隊全球不足 5 家。

• 驗證 IP（VIP）與標準協議庫 現代 SoC 集成了大量標準介面協議（PCIe、DDR、HBM、Ethernet、USB、AMBA 等），模擬環境中需要相應的驗證 IP 作為“匯流排功能模型+協議檢查器”以模擬介面的對端行為。VIP 的完整度、準確性和執行效率直接決定模擬環境的建置速度。領先 EDA 廠商通常自行開發並維護數百種協議的 VIP 庫（例如 Synopsys 的 DesignWare VIP、Cadence 的 TripleCheck），構成事實上的生態壁壘。國產 EDA 廠商在 VIP 豐富度上存在較大差距，多數依賴第三方獨立供應商或自主開發有限協議子集。

• 計算基礎設施 功能模擬的執行載體是 x86 伺服器的叢集。與 AI 訓練對 GPU 浮點算力的極致追求不同，模擬伺服器的主要瓶頸在於： – 記憶體頻寬與容量：模擬程序的記憶體頻寬需求達到數百 GB/s，單程序物理記憶體需求 64 GB–1 TB+（ESD Alliance 2023 調研中受訪企業給出的典型配置範圍）。 – 單核單執行緒效能：模擬器的事件迴圈本質是序列為主、部分並行的混合模型，雖然多核編譯和並行激勵模擬取得進展，但阿姆達爾定律（Amdahl’s Law）下的加速比上限通常在 4–8 核左右。 – 大規模分散式儲存：全晶片迴歸測試產生的波形檔案（Waveform Dump）總量可達數十 TB，需要高吞吐的分散式檔案系統支援。

下游

功能模擬的直接下游使用者橫跨半導體產業多個環節：

• 無晶圓廠半導體設計公司（Fabless） 為最主要的使用者群體。涵蓋 AI 加速晶片（NVIDIA GPU、Google TPU 的參考架構、國內寒武紀/華為昇騰/壁仞科技/摩爾線程等的 SoC）、高效能 CPU（Intel/AMD/ARM 架構授權商及國內龍芯/飛騰）、移動 SoC（高通/聯發科）、高速網路交換晶片（博通/美滿/盛科通訊）、汽車自動駕駛晶片（輝達 Orin/Thor、Mobileye、地平線征程系列）等。此類客戶的採購決策高度集中於模擬吞吐量、對大設計的編譯速度、以及 UVM 覆蓋率收斂效率。

• 整合設計製造廠（Integrated Device Manufacturer, IDM） Intel、三星、意法半導體等擁有自有製造產線的廠商，其內部設計團隊是功能模擬工具的高價值使用者。以 Intel 為例，其 x86 處理器設計的模擬基礎設施（伺服器叢集規模、模擬工具許可數量）屬於行業最大單一客戶之一。

• 設計服務公司（Design Service） 如芯原股份、摩爾精英、臺灣創意電子（Global Unichip）、世芯電子（Alchip）等，為客戶提供從 RTL 設計到流片的交鑰匙服務。功能模擬驗證是設計服務交付的核心環節之一，其服務合同中常包含覆蓋率達標作為驗收條件。

• 驗證外包服務商 新興的專業驗證公司通過按專案或按時長外包驗證人力，承接 Fabless 和 IDM 的驗證任務，工具許可通常由客戶提供或驗證服務商從 EDA 廠商統一採購。

• 晶片設計輔助軟體生態 功能模擬通過 FSDB（Fast Signal Database，行業標準波形資料庫格式，最初由 Novas 開發，現 Synopsys 維護）及其他開放的資料介面與波形偵錯程式（Synopsys Verdi、Cadence SimVision）、覆蓋率分析平台、斷言庫、以及 lint 工具（SpyGlass、Questa Lint）構成互動生態，支撐完整的除錯-分析-迭代迴圈。

受益公司

由於 EDA 行業的寡頭格局與功能模擬工具的剛性需求，相關性較高的公司分為兩類：核心工具供應商 以及 高模擬需求型晶片設計廠商。

核心供應商（享受品類增長的直接 β）

• Synopsys（新思科技，納斯達克：SNPS） 旗下 VCS（Verilog Compiled Simulator）是全球功能模擬市場引用量最大的產品。其配套的 Verdi 除錯平台在波形檢視和分析領域建立了事實標準（包括 FSDB 檔案格式）。2023 財年（截至 2023 年 10 月）Synopsys EDA 業務營收約 44.9 億美元，驗證工具（含功能模擬、硬體模擬、形式驗證等）貢獻其中約 30%–35% 的份額（基於公司年報分部揭露與行業分析師估算，公司未按單一產品線進一步拆解）。

• Cadence Design Systems（益華電腦，納斯達克：CDNS） 旗下 Xcelium 模擬器採用多核並行架構，與 Palladium 硬體模擬器構成“統一驗證平台”生態。2023 財年（截至 2023 年 12 月）Cadence 數字與籤核業務營收約 15.8 億美元，其中功能驗證工具貢獻顯著（公司未單獨揭露功能模擬細分數字）。

• Siemens EDA（西門子數字化工業軟體，非獨立上市） 原 Mentor Graphics 於 2017 年被西門子以 45 億美元收購，其 Questa 系列為主力功能模擬產品線，在航空航天與國防等高質量可靠性驗證領域擁有深厚客戶基礎。Questa 在 SystemVerilog 與 UVM 支援的標準化與嚴謹性上享有聲譽。

• 國產潛在力量（均未獨立上市或非僅模擬業務上市） – 芯華章（X-Epic）：推出 GalaxSim 數字模擬器，2022–2023 年間獲得多家本土 Fabless 的評估和早期採用，宣稱支援多核並行與增量編譯。 – 合見工軟：由前 Synopsys 中國高管創立，提供全流程數字驗證解決方案，模擬器產品面向大規模設計。 – 華大九天（創業板：301269）：模擬主力在模擬/混合訊號領域（ALPS 系列），數字功能模擬目前不是其核心營收構成。公司 2022 年年度報告顯示 EDA 軟體銷售營收約 5.8 億元人民幣，以面板與模擬模擬為主，數字驗證領域處於版面配置期。 – 概倫電子（科創板：688206）：聚焦 SPICE 建模與引數提取，功能模擬非其傳統業務範圍。2022 年營收約 2.5 億元人民幣（公司年報）。

高模擬需求型晶片設計廠商（間接受益於模擬技術進步）

• 輝達（NVIDIA, 納斯達克：NVDA）：GPU 架構的電晶體規模與設計複雜性為行業天花板，是功能模擬與硬體模擬工具的頭部消費者。2024 財年（截至 2024 年 1 月）研發支出約 86.8 億美元，其中 EDA 工具相關投入佔比未公開揭露。
• AMD（超威半導體，納斯達克：AMD）
• 博通（Broadcom, 納斯達克：AVGO）：網路交換晶片與定製 ASIC 雙輪驅動，大型數字設計的模擬需求密集。
• 國內 AI 晶片公司（華為昇騰、寒武紀、壁仞科技、摩爾線程、海光資訊等）：均為功能模擬工具的重度使用者和本土工具匯入的潛在驅動者。

宣告：上述資訊僅供產業研究參考，不構成任何股票投資展望或交易建議。公司的被提及不代表在任何維度被“看好”或“推薦”。

市場規模

功能模擬的市場規模沒有獨立公開的第三方統計，需從 EDA 大類資料中推估。

• EDA 整體市場規模：據 ESD Alliance（電子系統設計聯盟）季度報告資料，2023 年全球電子系統設計（ESD）行業總營收約 183 億美元，年增率增長約 11%。北美和亞太合計貢獻約 80% 的營收。
• 驗證工具的份額：在 EDA 統計架構下，“數字模擬與驗證”（含功能模擬、硬體模擬、FPGA 原型驗證、形式驗證）通常佔 EDA 總營收的 25%–30%。以 2023 年 EDA 總營收 183 億美元估算，數字驗證工具市場規模約為 46 億–55 億美元。
• 功能模擬在驗證中的佔比：硬體模擬器（Palladium/ZeBu/X-STEP 等）單套售價可高達數百萬至千萬美元，顯著拉高驗證類的平均單價；功能模擬工具的許可計價模式主要為按年訂閱（Time-Based License）或按使用量計費，整體 ASP 低於硬體模擬。行業分析師通常估計功能模擬佔數字驗證營收的 40%–50%。按此推算，2023 年全球功能模擬工具的年度市場規模約在 18 億–28 億美元 之間（估算基於 ESD Alliance 資料與行業分析師推估，非直接統計值）。
• 中國市場：中國 EDA 市場約佔全球的 8%–10%（中國半導體行業協會 2023 年資料，約為 120 億–150 億元人民幣，含設計工具和製造工具）。若按相年增率例估算，中國國內純功能模擬工具的年度市場規模約在 8 億–15 億元人民幣 量級。考慮到國產替代政策推動下的評估與採購加速，本土供應商可觸及的市場當前仍以進口替代的增量份額為主。
• 增長驅動力：根據幾組可見資料交叉驗證增長趨勢—— – AI 晶片的電晶體數增長率（輝達 H100 約 800 億電晶體，較 V100 的 210 億增長 ~3.8x，對比資料來自輝達官方規格表）。 – 先進工藝設計啟動數量（台積電 N3/N2 節點客戶數量和設計專案在持續增長，台積電 2023 年法說會資訊揭露）。 – ESD Alliance 季度報告中“模擬與驗證”子類 2020–2023 年 CAGR 約 15%（顯著高於 EDA 整體 11%），說明驗證工具的增速跑贏 EDA 大盤，AI 晶片推動的結構性升級正在對映為真金白銀的支出增長。

資料口徑說明：本段落中的市場規模數字均為基於公開行業總營收、分析師估算和合理的分類佔比推導，並非任何第三方機構對“功能模擬市場”的直接統計值。國內廠商營收的絕對數字因缺乏可靠公開揭露，未予以引用。

玩家對比

維度	Synopsys VCS	Cadence Xcelium	Siemens Questa	國產代表（芯華章/合見）	開源（Verilator）
全球市場地位	主導者，份額 > 50%（估計）	第二位，份額約 25%–30%（估計）	第三位，份額 10%–15%（估計）	極小（< 2%）	學術界與輕量級商用場景
核心技術路線	編譯型+混合模式，原生多核	多核並行核心，統一模擬引擎	高度標準化，UVM 相容嚴謹	自研核心，面向增量編譯最佳化	編譯至 C++，迴圈精確，無時序
除錯整合	Verdi 平台，FSDB 生態鎖定	SimVision+Indago	Visualizer	自研偵錯程式，基礎波形檢視	依賴 GTKWave 等第三方
VIP 生態	數百種協議 VIP，深度整合	同樣廣泛，自研 VIP 庫	中量級，依賴第三方補充	稀缺，依賴自主開發少量協議	無商業 VIP 支援
多核加速效率	4–8x 加速比（使用者報告）	類似範圍	類似範圍	早期產品，公開資料匱乏	天然多執行緒編譯模型，加速比高
混合模擬支援	VCS+ZeBu 聯合模擬	Xcelium+Palladium 聯合	Questa+Veloce	未見公開成熟方案	不支援
定價模型	三年期訂閱為主，年度約數十萬美元/License*	同左	同左	靈活定價，顯著低於巨頭	免費開源

份額與價格說明：全球市場份額為行業分析師估算值，Cadence 與 Synopsys 均未在年報中按單個工具揭露市佔率。單 License 年度訂閱價格因配置（核數、功能集）、批次折扣差異極大，區間可達 5 萬–50 萬美元/年，實際合約價格屬於商業保密資訊。國產廠商定價資訊來自公開報道，未經完整資料核實。

風險

功能模擬工具與市場面臨的結構性風險可從多個維度審視：

• 技術路徑替代風險 硬體模擬（Emulation）和形式驗證（Formal Verification）的持續進化可能侵蝕功能模擬在後期驗證階段的使用場景。對於可形式化驗證的屬性（如協議死鎖、特定路徑斷言），形式引擎已證明比大規模隨機模擬更高效；對於系統級長序列測試，Emulator 的吞吐優勢難以抗拒。功能模擬的價值核心將日益鎖定在“前期快速除錯 + 覆蓋率驅動收斂”這一不可替代的區間，但仍需觀察邊界是否持續向內收縮。

• AI 驅動驗證的不確定性 學術界和 EDA 廠商正在探索用機器學習替代或增強約束隨機激勵生成（如使用強化學習最佳化測試向量分佈）、或基於機器學習的覆蓋率漏洞預測。若 AI 驅動的模擬激勵生成能表現出顯著的驗證效率飛躍（在工業級設計上），將可能重塑對模擬工具需求的彈性。但截至目前（截至 2024 年公開資料），該技術仍處於研究原型與小規模試點階段，產業化時間表不可靠。

• 國產化推進不及預期的風險 功能模擬工具是 EDA 中技術密集度最高的品類之一，國產模擬器在完整支撐百億門級 AI 晶片全系統驗證方面仍面臨核心引擎成熟度、VIP 生態完善度、與代工廠工藝庫相容性、以及產業客戶長期信任建立的四大挑戰。如果國產 EDA 的政策推動遇到實施層面的阻力（如客戶因技術風險推遲切換、產品迭代速度不達預期），國產功能模擬的滲透率將難以快速爬升。

• 端側 AI 架構簡化攤薄模擬需求的可能 雖然雲端端大算力晶片的模擬需求增長確定性高，但若未來邊緣側 AI 晶片往“輕量級、專用化”演進（而非堆砌通用算力），單顆晶片的模擬複雜度增速可能會低於線性外推。這不會造成功能模擬市場的萎縮，但會壓低增長的彈性係數。

• 人才與生態瓶頸 功能模擬工具的高質量研發要求團隊同時掌握編譯技術、數位電路設計驗證方法學、以及大量協議細節。全球具備全棧能力的人才極度稀缺，國產廠商的人才競爭直接與巨頭中國研發中心、國內頭部晶片設計企業衝突，人力成本持續攀升可能壓制盈利能力。

• 公司/產品層面風險 並未針對任何單一公司指認風險。各上市公司的業務完整性、技術競爭力與財務穩健性請以各自公開發布的年度報告、投資者關係檔案及法定揭露為準。本頁內容的分析架構風險不等於任何公司的投資風險。

誤讀糾偏

• “功能模擬沒報錯，晶片就沒問題” 這是危害最大的誤解。功能模擬僅保證“在你給定的測試激勵下，你關注的訊號沒有偏離你的預期”。它完全無法發現未被測試激勵觸達的功能缺陷（覆蓋率盲區）；也不考慮時序違例（建立/保持時間不滿足）、跨時鐘域亞穩態、IR 壓降導致的動態延遲變化、電源噪聲耦合等物理域問題。功能模擬能幫助團隊以較高置信度排除明確的設計 bug，但絕不是晶片流片成功的充分條件。行業在實際流程中必須在功能模擬之後安排門級時序模擬、形式化等價性檢查、物理驗證（DRC/LVS）以及靜態時序分析（Static Timing Analysis, STA），才會進入流片。

• “形式驗證可以替代功能模擬” 這是對兩種技術能力的誤解。形式驗證用數學方法證明兩個設計（如 RTL 與綜合後網表）邏輯等價，或在所有可能的輸入序列下某一給定條件恆真，不依賴任何測試向量。但它可驗證的屬性是有限且結構化的；對於設計意圖與 RTL 實現之間沒有固定模型可描述的“設計意圖錯誤”（設計者的“我以為是這樣的功能，結果程式碼實現的是另外一回事”），形式驗證束手無策。功能模擬正是在這種無既有模型對照的驗證空間中，通過人工編寫的測試場景和斷言來捕獲錯誤的唯一手段。二者為補充關係，並非替代關係。

• “用模擬器跑得越快，驗證就越高效” 模擬吞吐量只是驗證效率的一個維度。若測試激勵質量低、覆蓋點設計欠妥，即便模擬速度再快，也是在高效的跑無用的測試。覆蓋率指標（功能覆蓋率、斷言覆蓋率）才是驗證效率的終點導向指標。此外，除錯驗證失敗所花費的時間（Root-Cause Debug）常佔工程師總工作時間的 40%–50%，波形偵錯程式的易用性、覆蓋率與原始碼的交叉索引能力等“人的效率”因素，其權重可能高於裸模擬速度。

• “功能模擬與硬體模擬相互取代” 錯誤。目前先進設計團隊的標準實踐是兩者互補：功能模擬在前段處理頻繁迭代的模組級除錯和單元件驗證；硬體模擬在中後段接管系統級長序列測試、韌體啟動和作業系統執行。兩者的價值定位呈順序承繼關係，而非互為替代。

• “開源模擬器可以滿足商業晶片需求” Verilator 等開源工具在特定的潔淨程式碼結構和迴圈精確模擬場景中表現優異，甚至在特定設計的模擬速度上可能超越商業工具。但在商業級 AI 晶片驗證中，常見的 SystemVerilog 斷言（SVA）、UVM 約束隨機層、以及商用 VIP 的協議檢查器均與 Verilator 不相容或相容極其有限。因此開源模擬器的使用場景主要落在學術研究、早期模組探索和部分無需完整 UVM 的輕量級商業設計，距替代商業工具的系統級驗證能力仍有很長一段距離。

最新事件

基於截至 2024 年中的公開資訊：

• 生成式 AI 對 EDA 驗證工具需求拉動得到確認（2024 年 Q1）：Synopsys 和 Cadence 在各自 2024 年度第一季度財報電話會中均明確指出，AI 晶片設計數量的增長是 EDA 驗證工具（含功能模擬）增長的核心驅動力。Synopsys 管理層在 2024 年 2 月財報電話會上表示，來自超大規模客戶的定製 AI 晶片設計專案持續增長，帶動 EDA 軟體合同總積壓（Backlog）上升。（來源：Synopsys Q1 FY2024 Earnings Call Transcript, Seeking Alpha/公司投資者關係頁面）

• Cadence 推出下一代功能模擬引擎（2024 年 4 月）：在 CDNLive 矽谷 2024 使用者大會上，Cadence 宣佈 Xcelium 對多核並行模擬效能的新一代最佳化，宣稱在百億門級設計上的模擬吞吐量較上代版本提升 2 倍以上，同時大幅降低記憶體佔用。（來源：Cadence 官方新聞稿，2024 年 4 月）

• 國產 EDA 政策持續推動（2024 年 Q1）：中國工業和資訊化部於 2024 年初發布重點產業鏈高質量發展行動，EDA 工具繼續被納入政策支援領域。各地政府（上海、深圳、北京）配套出臺了針對 EDA 採購的補貼及稅收優惠措施。具體到功能模擬領域，多個地方政府資金支援的驗證雲端平台專案在啟動階段。（來源：工信部官網公告及各地政府網站，具體政策檔案編號未逐一引用）

• 晶片設計巨型化推動 TCO 焦慮（2023 年末–2024 年）：多家科技媒體和半導體行業論壇報告指出，隨著 AI 晶片 RTL 規模突破千億電晶體（如輝達 B200、AMD MI300 系列），單次迴歸模擬的執行成本和儲存成本顯著上升。部分設計服務公司開始公開討論“驗證預算佔研發總預算比例快速提升”的問題。（來源：公開行業媒體報道與 DVCon 2024 會議演講摘要，與會人員口述，非正式出版資料）

• RISC-V 生態對功能模擬的增量需求（2024 年）：RISC-V 架構的快速採用導致新處理器核心的驗證需求井噴，功能模擬被廣泛用於 RISC-V 定製指令和擴充套件的早期邏輯正確性驗證。RISC-V 國際基金會維護的驗證技術分委員會正在推進統一的合規驗證架構。（來源：RISC-V International 2024 年官方部落格與技術工作組更新）

追蹤指標

如果希望持續追蹤功能模擬產業態勢，以下訊號值得重點關注：

• ESD Alliance 季度報告：關注“模擬與驗證”子類的季度年增率增長率和絕對規模變化，這是追蹤功能模擬市場的最高頻公開指標。釋出網址：https://www.esd-alliance.org。
• Synopsys/Cadence 季度財報：著重關注“數字設計/驗證”產品線的年增率營收增長，以及管理層對前向合同積壓（Backlog）和續約率的評述。兩家公司通常在財報電話會中揭露 AI 晶片客戶需求的定性趨勢。
• 國內 EDA 上市公司的季度揭露：華大九天、概倫電子的季度/年度報告中關於“數字驗證”或“EDA 軟體營收”的拆分說明，是觀測國產功能模擬業務增長的最直接資料。需注意：目前兩家公司的數字驗證比重均較低，可能需要數年的時間對比才能捕捉趨勢。
• DVCon（設計與驗證會議）議程和演講：DVCon 是全球驗證領域的頂級技術會議（每年在美國、歐洲、中國各舉辦一屆）。會議上的論文主題分佈、參會廠商技術釋出，是技術路線變化和產業焦點的先行指標。例如，若某年出現大量“AI 輔助驗證”或“形式驗證自動泛化”主題，暗示技術路徑可能正在轉向。
• 開源模擬器社群活躍度：Verilator 的 GitHub 版本更新頻率和 issues 中涉及“UVM 支援”“SystemVerilog 支援”的討論量，可用以評估開源路線對商業模擬工具的長期影響潛力。
• 中國半導體行業協會年度報告：年度釋出的 EDA 細分市場描述，可觀察國產替代政策的實效轉化率。
• 產業培訓動態：UVM 和 SystemVerilog 培訓的需求熱度（培訓班場次、參與人數）是下游驗證工程師需求的前瞻指標，間接反映新增晶片設計專案對功能模擬工具的使用強度。

信源

以下為核心編寫參考的公開資料與推薦讀者自行交叉驗證的資訊源，按型別分類：

行業資料與市場統計

• ESD Alliance, “Electronic Design Market Data,” Quarterly Reports, 2023–2024 edition. https://www.esd-alliance.org
• 中國半導體行業協會，《中國半導體產業發展報告》，年度釋出，2023 版。

上市公司的法定公開資訊

• Synopsys Inc., Annual Report (Form 10-K) for Fiscal Year 2023 and Quarterly Reports (Form 10-Q) for Q1 FY2024. SEC EDGAR 及 Synopsys 投資者關係網站。
• Cadence Design Systems Inc., Annual Report (Form 10-K) for Fiscal Year 2023 and Quarterly Reports (Form 10-Q). SEC EDGAR 及 Cadence 投資者關係網站。
• 華大九天（301269.SZ），2022 年年度報告及 2023 年半年度報告，巨潮資訊網。
• 概倫電子（688206.SH），2022 年年度報告及相關公告，巨潮資訊網。

技術標準與專業書籍

• IEEE 1800-2017, “SystemVerilog—Unified Hardware Design, Specification, and Verification Language.”
• Spear, C. & Tumbush, G. (2012). SystemVerilog for Verification: A Guide to Learning the Testbench Language Features (3rd ed.). Springer.
• Accellera, “Universal Verification Methodology (UVM) 1.2 User’s Guide,” 2015.

廠商技術文獻

• Synopsys, “VCS Functional Verification Solution,” 產品頁面，https://www.synopsys.com/verification/simulation/vcs.html
• Cadence, “Xcelium Logic Simulation,” 產品頁面，https://www.cadence.com/en_US/home/tools/system-design-and-verification/simulation-and-testbench-verification/xcelium-simulator.html
• Siemens EDA, “Questa Advanced Simulator,” 產品頁面，https://eda.sw.siemens.com/en-US/ic/questa/simulation/advanced-simulator/

行業會議與動態

• DVCon (Design and Verification Conference) 2024 會議議程及部分講者摘要，https://dvcon.org
• CDNLive Silicon Valley 2024 公開新聞稿及主旨演講摘要。

免責及資料口徑宣告 本文中的市場規模推導基於公開 EDA 總營收資料和行業慣例的分部佔比估算，並非任何統計機構的精確分項值。Synopsys、Cadence 市場份額數字來自行業分析師的第三方共識估計，公司自身未揭露功能模擬的單獨市場份額。國產廠商營收為上市公司法定揭露或公開媒體報道引用，未經獨立核驗。文中所涉公司名稱、產品名稱均為其各自所有者的商標或註冊商標。閱讀本文不產生任何諮詢、建議或推薦關係。