異構整合

3 秒看懂

異構整合是把不同工藝、不同功能的“芯粒”（Chiplet）通過高密度先進封裝內部互連成一個系統級“虛擬大晶片”；它用封裝級連線替代單晶片光刻極限製程，在成本、良率、靈活性和效能之間尋找後摩爾時代的最優解。

3 分鐘產業解釋

傳統系統單晶片（SoC）試圖將 CPU、GPU、記憶體控制器、I/O、模擬等所有功能整合在同一顆大矽片上。但隨著先進製程逼近物理極限，光罩（reticle）尺寸成為天花板，且數字邏輯的最佳工藝節點往往對模擬 / RF / 儲存並不友好。異構整合（Heterogeneous Integration）通過將不同芯粒在封裝內用類似“微縮主機板”的方式連線，讓每一顆芯粒都能用各自最合適的工藝製造，再通過極短、極密的片間介面協同工作。

主流實現分三類：

• 2.5D 矽中介層（Si interposer）：芯粒並排放置在中介層上，中介層內部有高密度金屬佈線與穿矽通孔（TSV），連線多個晶片並通向封裝基板。高頻寬記憶體（HBM）與邏輯晶片的組合是典型案例。
• 2.5D 區域性橋接或有機中介層：用有機基板重佈線層（RDL）或僅用矽橋連線相鄰晶片邊緣，降低大面積矽中介層的成本與尺寸限制。
• 3D 堆疊：將晶片面對面直接堆疊，可通過微凸點或銅對銅混合鍵合實現垂直互連；面對背堆疊則需藉助 TSV 和微凸點實現互連，頻寬密度遠高於 2.5D，但熱挑戰巨大。

產業驅動力直接：雲端端 AI 晶片需要邏輯與 HBM 間的海量頻寬且對功耗極度敏感，Chiplet 模式使產品迭代不必重新設計整個巨大晶片。開放互連標準 UCIe（Universal Chiplet Interconnect Express）的出現，正將異構整合從幾家巨頭間的自成體系推向可組合、可重用的生態系。

15 分鐘專家深入

理解異構整合需要站在系統層級看待“怎麼分”和“怎麼合”。
為什麼要分裂大晶片？

• 光罩面積限制：單一晶片最大尺寸受限於光刻裝置的一次曝光區域，超過後需要多次縫合，成本與複雜度陡增。
• 工藝異構化：SRAM、邏輯、IO、模擬 / RF 的最優密度演變曲線各不相同，強制一起製作只會全域性受拖累。
• 良率經濟：晶片面積越大，缺陷機率越高。若將一個 800 mm² 的單一 die 分解為 4 個 200 mm² 的小 die，良率可大幅提升，特別是使用已知良好芯粒（Known Good Die, KGD）可大幅降低成品報廢率。
• 記憶體牆：AI 訓練頻寬需求暴增，傳統片外 DDR 匯流排難以匹敵，HBM 的 3D 儲存堆疊與 2.5D 中介層相配合，提供近處理器的數千 GB/s 頻寬，是異構整合的標誌性應用。

“合”的核心挑戰：

• 訊號與電源完整性：中介層上的極細線寬線距（可達亞微米級）使互連密度極大，但長線損耗、串擾、阻抗匹配比單晶片內更復雜。電源分配網路（PDN）需要從封裝基板通過 TSV 層層向上饋電，三階熱效應與動態壓降需協同模擬。
• 熱管理：將多個高功耗 die 緊鄰放置，熱串擾嚴重；3D 堆疊時，底部 die 的熱量必須穿越上方晶片，熱阻成為主要限制因素。系統設計中往往將功耗最大的邏輯放在靠近散熱片的位置，必要時採用微尺度液體冷卻或導熱 TSV。
• 時序與互連協議：die‑to‑die 介面必須在納秒級同步，傳統並行匯流排受限於引腳數和功耗，高速序列（SerDes）或並行介面（如 AIB）被引入。UCIe 標準化了物理層與協議層，支援標準封裝（2D）與先進封裝（2.5D/3D）兩種模式，物理層可選並行與序列。
• 測試與可觀測性：片內 scan chain 難以跨越封裝邊界，需要為芯粒專門設計 test wrapper（IEEE 1838）或內建自測試（BIST）。KGD 要求每顆芯粒在整合前就完成全功能測試，這是封裝成本的重要組成部分。

技術原理

2.5D 矽中介層結構（典型整合 HBM + 邏輯）

+-------------+   +-----------+   +-----------+
|  邏輯 Die   |   | HBM Stack |   | 邏輯/IO   |
|  (GPU/CPU)  |   |(DRAM die×4/8)|  |   Die    |
+------\------+   +-----|-----+   +-----\-----+
       微凸點 (μBumps)    微凸點          微凸點
+---------------------------------------------------+
|    矽中介層 (Si Interposer)                        |
|  - 多層亞微米 Cu 互連 (RDL)                        |
|  - 深寬比 ~10:1 的 TSV (Through Silicon Via)       |
+---------------------------------------------------+
        C4 焊點 / 微凸點 (連線至基板)
+---------------------------------------------------+
|     封裝基板 (有機基板, ABF 等)                    |
+---------------------------------------------------+
        BGA 焊球  (連線至PCB)

• 矽中介層本質是一塊無源矽片，利用後道工序（BEOL）製造密集互連，將不同 die 的物理引腳“短接”。其 TSV 貫穿中介層矽體，主要承擔電源、地以及低速控制訊號至封裝基板的路徑。
• 微凸點節距（u-Bump pitch）是決定互連密度的關鍵幾何引數：早期約 55 µm，持續微縮至 35 µm 甚至更小。節距縮小直接提升單位面積可排布的 I/O 數量。
• HBM 堆疊本身是 3D 整合的範例：多片 DRAM die 用 TSV 垂直互聯，底部配置一顆邏輯 die，通過中介層與 CPU/GPU 連線。每代 HBM 通過增加堆疊層數與提升每個引腳的傳輸速率來提高頻寬，具體數值各代規格差異顯著，但行業演進趨勢清晰。

3D 堆疊 (Hybrid Bonding)

直接在晶片表面實現銅‑銅、介質‑介質的高溫壓合，無需微凸點，互連節距可低至微米級甚至亞微米，實現極高密度面對面連線。

• 優勢：寄生電感電容極小，每位元傳輸功耗極低（~0.1 pJ/bit 量級或更低），頻寬密度遠超 2.5D。
• 應用：邏輯晶片上直接堆疊 SRAM 快取（如實現類似“V‑Cache”的大容量末級快取），或感測器與邏輯的背照式堆疊。
• 物理難點：需要平坦化至極高的表面潔淨度，熱膨脹係數匹配要求苛刻，修復和返工幾乎不可能，因此必須在設計階段就加入冗餘與修復機制。

片間介面協議

• 並行介面（如 Intel 的 AIB，AMD 的 Infinity Architecture，BoW 等）：大量低速單端訊號同時傳輸，延遲極低，適合短距離高密度互連，但管腳多、功耗受頻率限制。
• 序列介面（如 UCIe‑S、XSR、USR 等基於 SerDes 的標準）：使用差分 SerDes，收發器面積較大但長距彈性好，可用於橫跨封裝基板的遠距離互連。
• UCIe 標準：提供一個分層的協議棧，將物理層適配為“標準封裝（2D）”和“先進封裝（2.5D/3D）”兩種模式，允許不同廠商的芯粒在標準協議下通訊，是生態突破的關鍵。

技術演進史

• 多晶片模組 (MCM) 時代：1980‑1990 年代，將多顆晶片通過引線鍵合或倒裝晶片組裝在同一基板上，互連密度很低，主要用於成本或空間敏感的場景，缺乏真正的高頻寬異構。
• 2.5D 矽中介層商用化：大約 2010 年初，以台積電 CoWoS（Chip on Wafer on Substrate）為代表，成功將大型 FPGA 或 GPU 與 HBM 整合，拉開 AI 晶片依賴異構整合的序幕。
• 去中介層的橋接與有機方案：為了降低成本和突破矽中介層的光罩面積約束，英特爾推出 EMIB（嵌入式多晶片互連橋），將小矽橋埋入基板連線相鄰晶片邊緣；台積電則發展 CoWoS‑R（RDL interposer）和 CoWoS‑L（區域性矽橋加有機中介層）等變體，應對不同產品需求。
• 3D 垂直整合商業化：2010 年代中期，三星、台積電、英特爾先後實現邏輯‑儲存面對面堆疊（如 HBM 的 3D DRAM 已更早），而 2020 年後邏輯疊邏輯（例如 CPU‑快取，或 3D V‑Cache）通過混合鍵合進入量產，將 3D 整合從記憶體擴充套件至高效能邏輯。
• 標準化與生態形成：2022 年 UCIe 1.0 釋出，得到台積電、英特爾、三星、AMD、Arm、高通等多家支援，旨在將 chiplet 互連變成類似 PCIe 的開放生態，使定製化芯粒組合成為可能。

技術路線對比（量化表）

維度	單晶片 SoC	2.5D 矽中介層	2.5D 有機/橋接	3D 堆疊 (混合鍵合)
互連密度	極高（片內）	高（微凸點節距 ~35 µm）	中高（區域性橋同等，但只在邊緣）	極高（節距可 <10 µm，甚至亞微米）
每位元能效	最低（片內）	較低（~0.5 pJ/bit 級別）	略高於矽中介層	極低（0.1 pJ/bit 級別或更優）
die 面積彈性	受限光罩極限	大中介層受光罩限制，但晶片拼接突破總面積	不受大面積矽中介層限制，靈活組合	堆疊面積通常不大於底層晶片，垂直維度利用
熱管理難度	低（單晶片散熱）	中高（多熱點耦合）	中（基板導熱相對好）	極高（底部 die 散熱路徑極長）
成本結構	大晶片良率、掩模成本極高	中介層+多晶片，初期研發與測試成本高	比矽中介層成本低，但橋接複雜	極高清潔度工藝、無返工特性，量產成本高
典型產品形態	手機 AP、消費 SoC	雲端端 AI 加速器 (GPU+HBM)	部分 CPU 多 die、FPGA	處理器疊快取、3D NAND 之外的邏輯疊邏輯

注：表中括號內數值為基於公開報道的大致量級，具體節點數值因廠商工藝而異，非精確引用，僅作定性對比參考。

上下游

上游

• 設計自動化 (EDA)：需要專門 3D‑IC 版面配置佈線、熱力多物理場模擬、電源完整性分析、跨 die 時序分析和晶片‑封裝‑系統聯合模擬工具。
• IP 核：UCIe 控制器/PHY、HBM PHY、並行/序列片間介面 IP、晶片間橋接架構。
• 材料：高阻矽中介層晶圓、臨時鍵合/去鍵合材料、微凸點錫銀合金、混合鍵合用超平坦介質、低 CTE 底部填充膠、高密度有機基板材料（如 ABF 膜）。
• 製造裝置：TSV 深刻蝕、PVD/CVD 沉積阻擋層和種子層後通過電鍍銅完成填充、臨時鍵合機、高精度倒裝焊、晶圓級混合鍵合機、超精密減薄與 CMP。

下游

• 高效能運算 HPC 與 AI 訓練/推論（GPU/HBM 叢集、CPU+ 加速器）
• 網路交換晶片（高頻 SerDes 密集整合）
• 移動與 PC 旗艦處理器（SoC 近存擴充套件、3D 快取）
• 自動駕駛與機器人感知處理（感測器融合）
• 軍事航天抗輻射與小型化系統

關鍵指標

• 互連頻寬密度：單位邊緣長度或單位面積上可實現的資料傳輸速率（Tbps/mm 或 GB/s/mm），直接決定芯粒間資料吞吐瓶頸。
• 能效 (pJ/bit)：晶片間傳輸 1 位元消耗的能量，越低越有利於降低系統總功耗和熱預算。
• 微凸點/鍵合節距：μBump 或混合鍵合觸點中心距離，是決定 IO 密度的幾何基礎。
• TSV 深寬比與陣列密度：影響中介層或堆疊晶片的訊號完整性與面積開銷。
• 最大中介層/堆疊尺寸：受光罩、應力、翹曲限制。
• 熱阻 (結‑殼)：從電晶體到散熱外殼的總熱阻，尤其衡量堆疊下層晶片的熱移除能力。
• KGD 測試覆蓋率與成本：確保每一顆芯粒無誤後才整合，其測試效率和質量影響最終良率和成本。

供需與市場資料

（因檢索資料缺失，本節僅依行業定性趨勢描述，避免未經驗證的具體數字）

• 需求端：以 AI 大型模型訓練為代表的高效能運算需求，推動邏輯+HBM 的 2.5D 整合方案成為 AI 晶片標配。資料中心 GPU、定製 ASIC（如 Google TPU、AWS Trainium）大量採用先進封裝，先進封裝產能成為 AI 晶片供給的瓶頸之一。
• 供給端：領先晶圓代工廠和封裝廠持續鉅額投資擴充 2.5D/3D 封裝產能。由於建設週期長且裝置昂貴，供給彈性較低，市場週期性緊張。獨立封裝測試廠（OSAT）也推出自己的高階解決方案（如日月光 VIPack），試圖切入該市場。
• 市場展望：多家第三方機構預測先進封裝市場未來幾年將保持雙位數增長率，其中 2.5D/3D 封裝增速尤為突出。詳細市場規模和增長率請查閱 Yole、Gartner 等機構的最新報告。

代表公司與資本對映

• 台積電：CoWoS 系列是 AI 晶片的事實標準；SoIC 實現 3D 堆疊。在先進封裝的代工能力和生態中佔據核心地位。
• 英特爾：EMIB（嵌入式橋接）、Foveros（3D 堆疊），並積極推動 UCIe 聯盟，試圖建置 chiplet 代工開放生態。
• 三星：I‑Cube (2.5D)、X‑Cube (3D)，配合其儲存領導地位，提供一體化的邏輯‑儲存異構整合方案。
• AMD：典型的 chiplet 設計先行者，通過 Infinity Fabric 互聯多顆 CPU 或 GPU 芯粒，並藉助 3D V‑Cache 技術大幅提升遊戲與伺服器處理器效能。
• 輝達：利用 CoWoS 整合 GPU die 與 HBM，並嘗試通過 Grace‑Hopper 超級晶片實現 CPU 與 GPU 的 NVLink‑C2C 異構整合。
• Apple：自研 M‑系列晶片中的 UltraFusion 橋接技術連線兩顆 Max 晶片，形成近乎單晶片的效能。
• 日月光/安靠：作為全球領先的 OSAT，推出 VIPack、S‑SWIFT 等平台，服務於非晶圓廠直投的無工廠設計客戶的異構整合需求。
• 裝置與材料：混合鍵合裝置提供商（如 BESI、EVG）、TSV 填充裝置商（如 ASMPT、Applied Materials）、載板巨頭（如 Ibiden、欣興、Unimicron）等。

投資邏輯

1. 產能瓶頸紅利：AI 增長直接受制於 CoWoS 等先進封裝產能，具備快速擴產能力的代工和封測龍頭將獲得更強議價權。
2. 關鍵裝置與材料：混合鍵合、臨時鍵合、高密度載板等關鍵裝置與材料市場受益於異構整合滲透率提升，部分領域由少數供應商主導，具有技術壁壘。
3. 介面 IP 與 EDA 工具：chiplet 生態完善的前提是標準介面與設計方法，擁有 UCIe IP、3D‑IC 設計全流程工具的 EDA 公司和 IP 供應商將受益於設計範式轉變。
4. 系統級設計的價值轉移：異構整合將部分抽象價值從晶圓製造後移到封裝與系統設計，具備封裝協同設計與系統整合能力的 IDM 或系統廠的價值增強。
5. 風險提示：技術路線選擇分歧（2.5D 有機 vs 矽中介層、橋接 vs 中介層）、標準之爭可能造成投資方向不確定性；宏觀經濟週期對高階晶片需求的影響；以及先進封裝過熱後的產能過剩風險。

常見誤讀糾偏

1. 誤讀：Chiplet 就是簡單地把多個小晶片拼在一起
   → 實際上，chiplet 的成功需要標準化 die‑to‑die 介面 (如 UCIe)、協同的設計規劃（PDN、時鐘、復位、DFT）、嚴格的物理整合（訊號完整性、熱機械應力分析）。沒有系統架構變更的簡單拼合可能導致效能崩壞、功耗倍增。

2. 誤讀：3D 堆疊優於 2.5D，將來全面取代 2.5D
   → 3D 堆疊的互連密度和能效確實更高，但熱管理挑戰使其難以直接堆疊多顆大功率邏輯晶片。2.5D 方案允許熱解決方案更直接接觸 chiplet，在功耗密度極高的 GPU/HBM 場景下仍將長期共存；應用選擇由功率密度與互連需求共同決定。

3. 誤讀：異構整合一定比單晶片更便宜
   → 異構整合可能增加額外的中介層、微凸點、測試、多物理場設計等成本。只有在單晶片面積巨大導致良率驟降，或工藝不能最佳匹配所有功能時，其系統總成本才會體現優勢。對於小面積、同質工藝的產品，單晶片 SoC 依然是最經濟的。

學習路徑

1. 閱讀 Heterogeneous Integration Roadmap (HIR) 各章節，由 IEEE 等機構編寫，建立全域性技術架構。
2. 深入 UCIe 1.0/1.1 規範，理解物理層、適配層和協議層，以及標準封裝與先進封裝兩種模式的區別。
3. 研讀晶圓廠與封裝廠的公開技術論文：如台積電、英特爾、三星在 symposia（ISSCC, VLSI, ECTC）上關於 CoWoS、EMIB、混合鍵合、TSV 的論文，瞭解工程細節和演進趨勢。
4. 研究典型產品拆解報告：如 CPU 上搭載 3D V‑Cache 的物理結構、GPU 與 HBM 的 CoWoS 封裝截面分析，形成對實際實現的直觀認知。
5. 追蹤 EDA 與 IP 廠商的 3D‑IC 設計解決方案，建立從架構規劃到物理實現的全流程思維。

一句話總結

異構整合用“封裝內的微縮主機板”打破晶片尺寸限制和工藝鎖定，讓計算、儲存、I/O 各司其職，這是後摩爾時代系統架構革新的物理基礎，也是 AI 算力持續堆疊的核心使能技術。

延伸閱讀與來源

• IEEE Heterogeneous Integration Roadmap (HIR)：覆蓋應用、元件、交叉主題的全面路線圖，權威參考。
• UCIe 聯盟白皮書與規範文本：開放標準詳情，可從 uciexpress.org 獲取。
• 台積電、英特爾、三星等技術研討會資料：年度 Technology Symposium、Architecture Day、Foundry Forum 等公開演講。
• Yole Intelligence / TechInsights 先進封裝報告：提供市場資料、技術和供應鏈分析。
• 《Heterogeneous Integration》期刊及 ECTC 會議論文集：前沿研究發表。

注：本學習頁因檢索未獲取即時資料，具體工藝引數、廠商最新產品歸屬、市場量化資料等均未引用具體數字，僅基於通用行業知識建置概念架構。如需投資或工程決策，務必以官方最新公佈資料為準。