HBM（高頻寬記憶體）
1. 3秒看懂
HBM（High Bandwidth Memory，高頻寬記憶體）可以形象地理解為一個在微觀世界裡摞起來的“千層蛋糕”——通過將多層DRAM晶片垂直堆疊，並用比頭髮絲還細的矽通孔（TSV）穿透每一層來進行訊號互連。這樣一來，在近乎指甲蓋大小的面積內，就能實現數十倍於傳統DDR記憶體的資料搬運能力（頻寬）。它幾乎是一切頂級AI訓練晶片的“貼身血庫”，沒有HBM，萬億引數大型模型的訓練時間可能從幾個月延長到數年，直接變為工程上不可行的任務。HBM的核心價值，就是讓資料的“高速公路”直接修到處理器的門口，徹底打破所謂“記憶體牆”對算力釋放的桎梏。
2. 3分鐘產業解釋
在AI大算力時代，傳統DDR/LPDDR記憶體的“窄馬路”——典型64位寬的匯流排結構——已經遠不能滿足GPU/ASIC對資料的極致飢渴。HBM的核心思路是放棄單純追求記憶體時脈頻率，轉而把資料通路修得極寬：單堆疊HBM可以提供高達1024位的介面寬度，相當於傳統DDR5記憶體單通道寬度的16倍。通過矽通孔（TSV）將4層、8層甚至12層DRAM晶片垂直互連，再借助矽中介層（Interposer）與處理器裸片並排封裝在同一基板上。資料從記憶體單元到計算核心的物理距離被壓縮至最短，不僅單位時間能搬運的資料量（頻寬）暴增至數百GB/s，最新一代HBM3E的頻寬已突破1 TB/s，而且每位元功耗相比GDDR等方案大幅下降。
代價也同樣顯著：成本極其高昂，一片12層HBM3E的售價是同等容量普通DDR5顆粒的10倍以上；製造良率複雜，特別是TSV和堆疊鍵合環節的失效率會隨著層數增加指數級上升；單堆疊最大容量雖已達36 GB，但仍不及大容量RDIMM，且物理上不可自由擴充套件。不過，對於價值動輒兩三萬美元一張的AI加速卡而言，用幾百美元的邊際成本換取數倍的計算吞吐量提升，是完全可以接受的商業邏輯。當前，HBM已演進至第四代（HBM3）及增強版（HBM3E），併成為輝達H100/H200/B200、AMD MI300X、英特爾Gaudi系列等旗艦AI晶片的標配。產業鏈重心正深度遷移到2.5D/3D先進封裝和DRAM堆疊工藝兩大環節，使得HBM成為半導體下行週期中稀缺的“增長飛地”——即便儲存市場整體供過於求，HBM供不應求的緊張態勢已持續至今，訂單能見度排至2025年底，價格亦遠高於普通DRAM產品，迫使三星、SK海力士、美光全力擴張產能。
3. 技術原理
HBM的本質不是一個單純的DRAM顆粒，而是一整套通過微觀組裝實現的完整記憶體子系統。它包含垂直堆疊的多層DRAM核心晶片、一顆位於最底部的邏輯介面晶片（Base Die）、一片矽中介層以及連線所有部件的數萬個微凸塊（μBump）。
物理架構示意
┌───────────┐
│ DRAM Die │ ← 第8/12層
│ (Bank...) │
├───────────┤
│ DRAM Die │ ← ...
├───────────┤
│ DRAM Die │ ← 第1層
│ (資料單元)│
├────TSV────┤
│ Base Die │ ← 邏輯介面 (PHY, DFI)
│ (控制器) │
└───μBumps──┘
│
┌───────Silicon Interposer───────┐
│ 密集微凸塊 + 金屬佈線層 │
└───────┬───────┬───────────────┘
│ │
┌──────┴──┐ ┌──┴─────┐
│ GPU Die │ │ GPU Die│ ...
└─────────┘ └────────┘關鍵結構單元
- 矽通孔 (TSV)：直徑僅5–10μm的垂直貫穿電極，內填銅、鎢等金屬，提供每層DRAM之間數千乃至上萬個並行連線通道，訊號延遲低至納秒級，徹底替代了傳統引線鍵合，是實現超高頻寬的根本所在。
- 矽中介層 (Interposer)：一片面積可達數百平方毫米的大尺寸矽基板，其上層金屬佈線線寬/線距可達亞微米級（如0.8μm/0.8μm），作為HBM堆疊與處理器裸片之間的高密度互連橋樑。絕大部分高速訊號通過中介層內部的達數百條微帶線傳遞，基本不經過PCB走線，訊號完整性極佳。
- 微凸塊 (μBump)：間距約40–55μm的微型焊點，每堆疊數量通常超過5000個，負責堆疊與中介層之間的物理與電氣連線。相比傳統BGA封裝焊球，密度提升了一個數量級。
- Base Die：位於堆疊最底層的邏輯晶片，整合PHY物理層、DFI介面、測試和內建自修覆電路等，相當於記憶體控制器的前端，負責與處理器直接通訊。HBM3的Base Die還引入了片上糾錯碼（On-die ECC）功能以保障資料完整性。
內部通道架構 HBM內部分為多個完全獨立的通道。自HBM2以來，標準固定為8個完全獨立的通道，每個通道擁有自己的命令/地址匯流排和128位資料匯流排，各通道之間操作完全並行，極大降低了訪存衝突。HBM3進一步將每個通道內部拆分為兩個偽通道（pseudo channel），支援獨立的時序操作，等效將並行度翻倍到16個，從而在不大幅增加引腳數的前提下將頻寬從307 GB/s（HBM2E）提升到819 GB/s（HBM3E 8層）。這種多通道設計，配合極短走線，使得HBM能夠在1.2V甚至更低的電壓下以極低的延遲和功耗吞吐資料，成為同功耗條件下頻寬密度最高的片外記憶體方案。
4. 發展歷程與代際演進
HBM並非一夜之間冒出的技術，其演進經歷了將近十年的持續迭代，每一步都精準契合了當時高效能運算和圖形處理對頻寬需求的指數級增長。
HBM1（2013–2015）：由SK海力士與AMD聯合首發的第一代HBM，基於28nm工藝，單堆疊4層DRAM，總容量1 GB，資料速率1 Gbps/pin，匯流排寬度1024位，最終頻寬128 GB/s。它首次引入了TSV和矽中介層架構，被用於AMD Radeon R9 Fury系列顯示卡，雖然商業上未成大規模主流，但驗證了垂直堆疊記憶體的工程可行性。
HBM2（2016–2018）：被JEDEC在JESD235標準中正式接納，層數擴充套件到4H/8H（4層和8層堆疊），單堆疊容量最高8 GB，資料速率提升至2.4 Gbps/pin，頻寬達到307 GB/s。HBM2真正開始被高階GPU和資料中心加速器採用，比如NVIDIA Tesla P100、V100以及GoogleTPU v2/v3。該世代進一步將通道偽化概念引入，並增加了ECC支援。
HBM2E（2019–2021）：作為HBM2的增強版本，速率推高至3.6 Gbps/pin，8層堆疊頻寬達到461 GB/s，單堆疊容量提高至16 GB。這一代產品被用於NVIDIA A100等AI訓練主力晶片，也是HBM產能需求出現第一次明顯緊張的時期。同時，三星和SK海力士分別推出了自己的2E變體，三星還展示了12層堆疊的樣品，容量達24 GB，但商用化進度稍慢。
HBM3（2022–2024）：JEDEC釋出HBM3標準，資料速率跳升至6.4 Gbps/pin，匯流排寬度在基礎標準上保持1024位，但允許拓展到更高。SK海力士的8層HBM3頻寬達819 GB/s，NVIDIA H100使用6顆堆疊獲得約3.35 TB/s的總頻寬。HBM3在Base Die上進一步集成了更復雜的功耗管理、內建自測試和修復電路，並將工作電壓降至1.1V，每位元功耗節省了25%以上。
HBM3E（2023–至今）：HBM3的擴充套件版本，速率提升至8 Gbps/pin甚至更高，8層堆疊頻寬突破1 TB/s，12層堆疊可達1.2 TB/s以上。NVIDIA H200和即將推出的B200/B100將搭載141GB容量的HBM3E（6顆24GB堆疊），AMD MI300X則採用192 GB的HBM3（可能是3E級別）。這一代也見證了三星和美光正式大規模進入競爭，12層堆疊產品在2024年中期大批量出貨。HBM3E的核心變化不僅僅是速率，還包括更先進的“高階封裝熱管理”材料和結構，以應對接近千瓦級的加速卡整體功耗。至此，HBM已經成為AI基礎設施中供應最短缺、獲利率最高的儲存品類。
HBM4展望（預計2025–2026）：JEDEC已啟動HBM4的標準化工作，將目標資料速率設為10 Gbps/pin以上，可能使用2048位介面寬度或者進一步將多層Die間的互連通訊最佳化。值得關注的是，HBM4可能會整合更多的邏輯功能，甚至在Base Die中嵌入簡單的計算單元，實現“近存計算”，以進一步降低資料搬運開銷。
5. 製造工藝與挑戰：TSV、堆疊鍵合與良率
HBM的製造難度遠非普通記憶體可比，它將DRAM工藝、精密矽刻蝕、晶圓級鍵合以及多層堆疊封裝逼到了物理極限。整條工藝鏈包含三大關鍵節點：TSV形成、晶圓減薄與鍵合、以及最終的2.5D整合。
TSV（矽通孔）製造：TSV是HBM堆疊的靈魂，卻是良率的最大瓶頸之一。首先要在每層DRAM晶圓的背面進行深反應離子刻蝕（DRIE），打出直徑5–10μm、深50μm以上的垂直孔洞。接著進行側壁絕緣層、阻擋層和銅種子層的等離子體增強化學氣相沉積（PECVD/ALD/PVD），然後通過電鍍填滿銅。填充均勻性、無空洞是極難保證的，任何一個TSV缺陷都可能導致整層Die報廢。完成填充後還需進行化學機械拋光（CMP）將多餘的銅去除並實現平坦表面。由於單層DRAM Die上往往需要數千個TSV，隨著層數從4層升至12層，總TSV數量可能達到六萬以上，任何全堆疊良率損失都將以乘法累計。
晶圓減薄與混合鍵合（Hybrid Bonding）：在堆疊前，每層DRAM晶圓需要被減薄到50μm甚至更薄，以避免總堆疊厚度超過封裝高度和散熱限制。減薄過程中極易發生翹曲和裂紋。傳統的堆疊方式依賴微凸塊焊料迴流進行層間鍵合，但HBM3E的12層產品在SK海力士率先引入了被稱為“Advanced MR-MUF”（批量回流底部填充）的工藝，即一次性將所有DRAM Die通過熱壓縮鍵合（TCB）同時連線到Base Die，並用環氧樹脂填充縫隙，以提升良率和散熱。未來HBM4將進一步向混合鍵合演進——銅-銅直接鍵合，無需凸塊，進一步壓縮層間距到10μm以下，極大提升I/O密度和能效，但這對錶面平整度要求達到原子級，是工藝尖端技術的代表。
熱管理與應力控制：多層堆疊帶來的熱密度激增是另一大挑戰。DRAM核心層在運算中會產生熱量，且上下層之間熱膨脹係數（CTE）不匹配，使用環氧樹脂填縫可緩解，但熱介面材料（TIM）和散熱方案的複雜度已逼近極限。HBM必須與GPU共用均熱板，而GPU本身功耗已超過700W，如何保證DRAM結溫低於85°C成為系統設計的約束。因此，材料上不斷引入更高導熱的底部填充膠、更薄更低熱阻的矽中介層，甚至探索在Base Die中整合溫度感測器陣列進行即時熱節流。
良率增長邏輯：早期HBM2的8層堆疊良率一度極低，使得成本讓客戶難以承受。SK海力士通過MR-MUF技術將良率提升到90%以上，成為其領先三星的關鍵。良率每提升一個百分點，整體成本下降顯著。當前12層HBM3E的初期良率預計在70%左右，隨著工藝成熟明年有望提升至80%–85%，這依然是決定產能釋放速度的核心變數。
6. 封裝整合：2.5D/3D先進封裝技術
HBM不能獨立存在，它必須通過先進封裝技術與計算晶片融為一體。當下主流範式是基於2.5D矽中介層的整合方案，主要由台積電的CoWoS（Chip-on-Wafer-on-Substrate）技術族所統治。
CoWoS-S（標準矽中介層）：這是目前使用最廣泛的技術。流程大致為：先在一塊12寸矽晶圓上製作高密度金屬佈線作為中介層，然後將HBM堆疊和GPU/ASIC裸片通過微凸塊倒裝焊接到中介層上（即“Chip-on-Wafer”步驟），之後再整體切塊，將複合晶片模組安裝到有機基板（Substrate）上，最終完成封裝。CoWoS-S的中介層面積受限於光刻機曝光區域尺寸（約858mm²），典型產品如NVIDIA A100、H100均使用單塊掩模尺寸內的中介層，最大可容納一顆大型GPU和6顆HBM。在H200等設計中，由於GPU裸片面積更大，開始採用“拼接中介層”方式，用兩條矽中介層組合成更大的互連區域，逼近2000mm²級。
CoWoS-R與CoWoS-L：為了解決矽中介層成本高、面積受限的問題，台積電推出了以精細有機介質和區域性矽橋為特徵的改進型方案。CoWoS-R用有機中介層（RDL）替代矽中介層，降低成本，適合不需要極端高佈線密度的場景；CoWoS-L則結合矽橋和RDL，在需要跨裸片高速通訊的區域性嵌入矽橋，其餘區域用有機層。英特爾陣營則採用EMIB（嵌入式多晶片互連橋）技術，用矽橋直接嵌入有機基板內部實現裸片間的區域性高密度連線，無需大面積矽中介層，在成本和靈活性上具有優勢，目前已用於英特爾GPU Max系列和Ponte Vecchio，在HBM整合方面與CoWoS形成競爭。
混合鍵合3D封裝演進：最終目標是實現真正的3D整合，將HBM堆疊直接鍵合到處理器Die之上，或更緊密地混合在一起，削減中介層。AMD的3D V-Cache技術已在CPU上展示了混合鍵合的可行性，SK海力士也在研發將HBM邏輯Die與GPU直接銅-銅鍵合，這能進一步減少延遲和功耗，但熱管理將更加困難，預計最早在2026年後才可能進入商用。
封裝裝置與材料機會：先進封裝的產能擴張直接拉動鍵合機（熱壓鍵合、混合鍵合）、臨時鍵合/解鍵合裝置、CVD/PVD沉積裝置、電鍍裝置、劃片機、檢測與量測裝置的需求。關鍵材料如底部填充膠、高純度CMP漿料、熱介面材料、ABF基板等也高度受惠。
7. 與主流記憶體方案對比：DDR5/GDDR6X/LPDDR5X
要理解HBM的價值和定位，需要將其與三大主流記憶體方案——傳統DDR5、圖形/視訊記憶體GDDR6X及低功耗LPDDR5X進行橫向比較。
- 頻寬密度：HBM的每堆疊頻寬1TB/s級，遠超GDDR6X單顆粒（~1TB/s需搭多顆，如384位12顆才湊出近1TB/s），單顆粒DDR5更是僅幾十GB/s量級。但從系統層面看，一顆頂級GPU的HBM提供3.35TB/s，而GDDR6X方案在RTX 4090上約1TB/s，差距約3倍。在AI訓練中，這3倍決定了每token訓練耗時的有效性。
- 容量擴充套件：單堆疊HBM3E高達36 GB，並排4–8顆可達288 GB，這是DDR5模組可輕鬆達到的（單條128GB以上）。容量方面HBM並無絕對優勢，且受限於堆疊顆數（封裝面積）。然而，對AI推論和訓練，36GB/顆提供足夠容量以存放大批次KV Cache，且就近儲存極大降低了換頁開銷。
- 功耗效率（每位元pJ）：HBM憑藉極短走線和低壓工作，每位元功耗約為3.5–5 pJ，而GDDR6X在高速狀態下可能高達10–15 pJ，DDR5約7–10 pJ。在TCO（總擁有成本）分析中，HBM功耗優勢明顯，尤其對風冷或液冷資料中心，節省的電費在數年生命週期內相當可觀。
- 成本：這是HBM最明顯的劣勢。每GB價格的對比大約是：DDR5 < LPDDR5X < GDDR6X << HBM。因此，HBM始終被限定在對頻寬極其敏感、成本容忍度高的AI/HPC細分市場，無法大規模進入消費電子或普通伺服器。
- 靈活性與可維修性：HBM直接與處理器緊耦合封裝，一旦堆疊或互連故障，整顆加速卡往往報廢。而DDR和GDDR採用模組/獨立顆粒形式，可以替換。這增加了HBM系統的維護成本，需要極高的出廠可靠性。
- 應用場景區分：HBM攻佔AI訓練卡和高效能運算；GDDR6X服務於高階圖形和部分推論卡；DDR5統治主流伺服器、PC和筆記本；LPDDR5X則覆蓋行動端和車內邊緣AI。未來AI推論部分可能用GDDR或LPDDR5X來替代HBM以降低成本，但訓練和大型模型微調仍將強依賴HBM的極致頻寬。
8. 市場需求驅動力：AI大型模型與高效能運算
HBM爆炸式需求的根本驅動力，來自生成式AI對算力和記憶體頻寬的無止境渴求。
Transformer架構的頻寬瓶頸：以GPT-4為代表的萬億引數大型模型，其注意力層計算過程中需要頻繁從記憶體讀取Q、K、V矩陣，每個Token的前向傳播過程訪存/計算比相當高。研究表明，GPT-3規模的模型在A100上訓練時，計算單元利用率只有約50%，其餘時間都在等待資料輸入，這就是所謂的“記憶體牆”。HBM將頻寬推高至3 TB/s以上，使計算利用率提升至60%–70%，直接縮短訓練時間。據報道，萬億引數模型使用H200相比A100，在同樣GPU數量下訓練時間可大幅減少3–5倍。
模型引數量碾壓傳統容量定律：過去幾年，模型引數量每18個月翻10倍，而單GPU記憶體在同期僅從16GB（V100）升至80GB（A100）再至141GB（H200），這遠不及模型增長。HBM容量的增加——12層36GB堆疊以及即將推出的48GB——可讓更大比例的模型或者更大的KV Cache駐留在近存，避免跨節點通訊的資料搬運開銷。
多模態和長上下文視窗：2024年，標準上下文視窗已從4k擴充套件到128k甚至1M token，這要求儲存極大量的KV快取。Sora等多模態模型還將影片幀轉換為token後進行注意力計算，記憶體佔用到了令人咋舌的程度。HBM的容量與頻寬雙重提升是唯一現實途徑。
HPC與科學計算：氣候模擬、藥物分子動力學、核爆模擬等應用也需要海量頻寬。全球超算Top500的上榜系統中，採用HBM加速器的系統佔比越來越高，例如美國的Frontier和Aurora均使用AMD或Intel的HBM整合GPU。
推論側潛力：隨著模型蒸餾、量化技術發展，未來AI推論卡可能用更小的GPU配更省電的HBM配置，或將HBM需求從訓練向推論擴充套件。輝達的L40S和GH200等嘗試均表明，在批次推論時，HBM的高頻寬對降低首字延遲和提升吞吐量有顯著效果，預計驅動HBM的長期增長。
9. 供給格局：三大原廠產能與競爭動態
HBM供給目前被SK海力士、三星電子和美光科技三大DRAM巨頭高度壟斷，其競爭烈度堪比三國爭霸。
SK海力士：憑藉2013年開始的先發優勢和MR-MUF工藝沉澱，SK海力士在HBM3/3E市場中佔據超過50%份額，是輝達H100/H200/B200幾乎所有長期合約的主要供應商。2023年第四季度HBM出貨量已佔其DRAM總出貨量的20%以上，並貢獻超過50%的DRAM獲利。公司已將2024年資本支出上調近一倍，集中在韓國利川、清州廠區擴產，並宣佈向供應鏈投資數十億美元以鎖定TSV裝置、矽中介層產能。其路線圖已明確2025年實現HBM4量產，還計劃引入混合鍵合。
三星電子：面對落後局面，三星決心絕地反擊。三星的優勢在於擁有全球最大的DRAM產能和自研2.5D先進封裝（I-Cube、X-Cube）。2023年下半年，三星完成HBM3客戶驗證，並在2024年一季度開始向輝達供應HBM3及3E產品，獲得部分認證但份額仍明顯低於SK海力士。三星決策層下令全力反撲，利用其在銅熱壓縮鍵合技術上積累，大規模部署“TC-NCF”工藝製造12層HBM3E，預計2024年下半年12層產品出貨。此外，三星自主的晶圓代工及封裝組合可提供一站式服務（Turnkey），是爭奪AMD等客戶的重要籌碼。
美光科技：美光在HBM2E世代曾短暫斷檔，但利用後發優勢跳過HBM3，直接進入HBM3E，於2024年初宣佈12層HBM3E送樣並率先進入輝達供應鏈用於H200，成為一匹黑馬。美光聲稱其HBM3E功耗相比競爭對手低30%，這可能源於其先進的1β DRAM工藝和最佳化的Base Die設計。美光現階段HBM產能遠小於兩家韓國對手，但已規劃將DRAM廠房相當大比例的潔淨室轉向HBM，爭取到2025年HBM份額提升至20%–25%。
擴產與供求展望：三大廠2024年HBM產能總和約每月16萬–20萬片12寸等效晶圓投片，較2023年翻倍，但仍然供不應求。尤其是輝達一家需求的HBM數量，就能吞噬全球近八成產能。業界預計2025年HBM供需缺口仍將存在，產能爬坡要靠TSV和先進封裝裝置的交付週期，裝置交期長達9–12個月，使得擴產成為一個緩慢的過程。訂單前置和長期合同進一步鎖定了產能，中小晶片客戶甚至面臨“無HBM可用”的局面。
10. 產業鏈拆解：從材料、裝置到封測
HBM製造涉及一條極長且高門檻的產業鏈，產業價值從原廠向上遊材料和裝置，向下遊封測和基板延伸。
上游材料：核心包括TSV填充用電鍍銅化學品、高純度化學試劑、CMP拋光液與拋光墊、特種臨時鍵合/解鍵合膠、低α粒子底部填充膠、高熱導率TIM、矽片及中介層基板等。其中底部填充膠需兼具低熱膨脹係數和高導熱性，傳統供應商如NAMICS、昭和電工、漢高正在激烈競爭配方。國內材料企業如安集科技、上海新陽等在CMP漿料領域開始有所匯入，但份額極低。
核心裝置：TSV深孔刻蝕（DRIE）裝置被科林研發集團和應用材料壟斷；銅電鍍裝置以應用材料、東京電子、Lam的SABRE系列為主；CMP裝置主要是應用材料和荏原；鍵合裝置方面，熱壓縮鍵合市場目前由ASM Pacific、BE Semiconductor、韓華精密等佔領，混合鍵合裝置則主要由EVG、SUSS MicroTec及裝置巨頭內部自研供應。檢測和量測裝置是良率關鍵，包括KLA的缺陷檢測、奈米級量測等，需求將隨層數提升而大增。每一輪HBM擴產，都會拉爆這些裝置供應商的訂單，交貨期一再延長。
晶圓和中介層供應：中介層本身需要特殊大尺寸矽片（通常為65nm或更成熟的製程，但佈線密度高），多由台積電代工。台積電的CoWoS產能是決定HBM出貨量的瓶頸之一。2023年因為CoWoS產能不足，輝達甚至將部分封裝外包給聯電和Amkor。為此，台積電正瘋狂擴張CoWoS產能，2024年底月產能計劃超3萬片，2025年再翻倍。此外，有機中介層和玻璃中介層的研究漸熱，英特爾計劃用玻璃基板實現超大面積互連，可能改變產業鏈。
封測環節：傳統OSAT（封裝代工廠）如日月光、安靠積極版面配置先進封裝，試圖分食台積電的份額。目前，安靠已經獲得部分HBM封裝的外包訂單，特別是低端或非AI應用。在後道測試環節，由於HBM堆疊無法進行傳統探針測試，必須依賴增強的內建自測試和特定的ATE方案，Advantest和Teradyne因此受益。
11. 成本結構與經濟性分析
HBM的價格高於普通DRAM數倍，但終端客戶（如雲端廠商）願意支付溢價，根本原因是TCO模型中的頻寬價效比。
成本構成：一個8層HBM3E堆疊的製造成本大致可分解為：DRAM Die本身約35%（仍屬高成本工藝），Base Die約10%，TSV及晶圓減薄等中段工藝佔20%，矽中介層及2.5D封裝（含CoWoS）佔25%，測試及其他約10%。層數越高，後段封裝和中段TSV的成本佔比越高。12層產品成本增加主要來自鍵合良率損失和更昂貴的熱管理工藝，但容量和頻寬提升可攤薄單位成本。整體上，HBM的毛利率可達50%–60%，遠高於DDR5的30%–40%，這是原廠拼命轉產的結構性動力。
客戶TCO視角：假設訓練一個萬億模型需要1000顆H100，每顆加速卡增加HBM元件部分成本約1200美元（6顆HBM價格），總增量成本120萬美元，但可節省訓練時間30%，在雲端服務計費中，節省時間意味著數百萬美元的營收或成本節約，投資回收期極短。因此，CSP（雲端服務商）不僅接受高價，還預先鎖定未來數年供應。
價格趨勢：當前HBM3E 8層堆疊合約價約1500–1800美元/顆，12層版本超過2000美元。預計2024下半年會有小幅溢價，2025年隨著產能釋放小幅回落但仍維持高位。長期看，HBM4由於引入混合鍵合和更先進的邏輯工藝，基價可能再次上漲。對於國產GPU廠商而言，HBM成本佔板卡BOM比例可達40%–50%，構成極大壓力，這也是國產替代和尋找替代技術的重要推手。
12. 新興替代技術威脅：CXL與存內計算
儘管HBM風頭無兩，技術替代的暗流同樣湧動，主要的潛在顛覆力量來自CXL互聯記憶體池化以及存內計算（PIM/PNM）。
CXL（Compute Express Link）互聯：CXL標準允許CPU通過PCIe匯流排擴充套件外部記憶體，並維持快取一致性。CXL記憶體池可以將大量DDR5或者未來的持久記憶體通過機架內交換器組網，提供TBytes級別的總容量以及聚合頻寬，從而部分替代本地HBM的角色。對於大型模型推論或記憶體資料庫等容量敏感的訓練小場景，CXL有可能降低對單節點HBM容量的需求。三星已推出CXL記憶體模組，微軟也公開了CXL在Azure上的部署測試，顯示在推論任務中CXL擴容可降低總成本。但CXL的延遲遠高於HBM（數百納秒對幾十納秒），頻寬密度也不及，對訓練不夠友好，短期內只能作為補充，不能完全替代。
存內計算（Processing-In-Memory, PIM）：將簡單的乘累加器或算術邏輯單元整合在DRAM Die內，直接在記憶體端進行向量運算，減少資料搬運。三星的HBM-PIM（Aquabolt-XL）已在一些概念驗證中展示：在語音識別類任務中能效提升2倍以上。SK海力士也有類似方案，甚至將PIM作為HBM4的可選功能。如果PIM成熟，部分工作負載下可能減少對超高頻寬傳輸的需求，從而允許使用較少的HBM堆疊甚至降低對頻寬的要求。但相容性、程式設計模型、散熱和成本依舊是商業化的主要障礙，業界普遍認為PIM的滲透率到2028年前不會超過5%。
其他記憶體技術：如GDDR7提供更高訊號速率（32 Gbps/pin），NVIDIA的Grace Hopper架構將GPU與LPDDR5X超近封裝，顯示出在有些場景下，超大規模LPDDR子系統的價效比可能優於HBM。此外，新型非易失性記憶體（如MRAM、PCM）還遠未達到替代DRAM的成熟度。
總體而言，在可預見的5年內，HBM仍是AI算力中心的唯一最優記憶體介面技術，替代技術更多提供補充或細分市場的差異化方案。
13. 地緣政治與供應鏈安全考量
HBM的供應高度集中在韓國和美國的廠商，地緣政治和出口管制正成為影響供給格局的核心變數。
美國出口管制：2023年10月美國商務部工業安全域性（BIS）更新了對華半導體出口規則，將總計算效能和效能密度閾值作為限制門檻。HBM3等頻寬超過一定閾值的高頻寬記憶體也被列為管控物項，對華出口需要許可證。這使得中國AI晶片廠商無法直接採購最新的HBM3/E，制約了國產GPU的迭代。目前，部分中企只能轉用降級的HBM2E或更早產品，甚至依賴非正式渠道，供應極度不穩定。此舉在拖慢中國AI算力追趕程序的同時，也打亂了全球HBM銷售格局，部分被禁止出口的產能可能轉向中東等地區的資料中心。
供應鏈集中度風險：全球95%以上的HBM產線位於韓國（京畿道、清州、平澤）和臺灣地區（台積電先進封裝）。如果地緣衝突導致物流中斷或生產停擺，全球AI基礎設施將遭受重創。這也促使美國和歐盟推動先進封裝本土化，台積電在亞利桑那州的工廠和三星在德克薩斯州的潛在先進封裝投資正是出於這一考量。SK海力士同樣宣佈將在美國建造封裝基地。
中國的突圍嘗試：面對限制，中國正在多路並進：其一，加速國產HBM的研發，由長鑫儲存（CXMT）和武漢新芯牽頭，據傳已開始試產HBM2等級別產品，採用舊一代工藝，但量產規模和良率尚不明朗；其二，利用先進封裝創新，通過2.5D或類3D方案將多顆DDR5顆粒堆疊並近存，以模仿HBM的部分頻寬特性；其三，大力投資存內計算等新技術尋求彎道超車。然而，在裝置、材料和專利壁壘面前，國產HBM真正達到與海力士競爭水平至少還需3–5年。此期間，國內AI晶片廠商可能將被迫更多地依賴多晶片互聯和軟體最佳化來彌補記憶體頻寬短板。
14. 市場空間預測與投資機會
第三方調研機構的資料和模型均給出了極為樂觀的HBM市場預期，使其成為儲存板塊最具吸引力的細分賽道。
市場規模：根據TrendForce和Omdia資料，2023年全球HBM產值約43億美元，2024年預計增長至170–180億美元，年增率翻兩番以上。2025年隨著B100/B200及更多加速卡鋪貨，HBM市場將突破300億美元，到2027年有希望達到500億美元量級，這期間複合年增長率（CAGR）超過60%。屆時HBM佔整體DRAM市場的比重將從目前的不足10%提升至20%–30%，甚至更高，成為DRAM行業的“獲利奶牛”。
投資方向梳理：
- 原廠股：SK海力士、三星電子、美光科技是最直接受益者，特別是海力士因其份額和定價權，盈利能力提振最顯著。記憶體行業週期的巨大彈性疊加HBM結構性高毛利，使得這些標的在HBM上行週期中呈現雙重順風。
- 裝置與材料：AMAT、Lam、東京電子、Disco、KLA、ASM Pacific、Besi等裝置商分享擴產紅利；CMP和電鍍化學品企業如Entegris、Fujifilm、JSR等也有顯著增量。
- 封裝與基板：台積電（CoWoS產能擴張）、日月光投控、京元電子、矽品、Amkor；ABF載板供應商如日本揖斐電、新光電氣、南亞電路板等將受益於整合晶片尺寸增大帶來的基板需求。
- 國內A股對映：A股市場可關注先進封裝相關裝置、材料企業，比如中微公司（刻蝕）、盛美上海（電鍍）、芯源微（塗膠顯影去膠）、華海清科（CMP）、精測電子（量測）等。此外，長鑫儲存產業鏈的合作伙伴，如北方華創、安集科技等，也可能因國產HBM預期提升估值。但需警惕技術差距和時間的不確定性。
風險因素：HBM擴產高度資本密集，一旦AI算力投資出現重大技術路線變化或宏觀需求懸崖，過剩產能將帶來大幅價格下滑，原廠獲利劇烈波動。此外，替代方案的成熟、或自研定製記憶體方案的出現會稀釋HBM的獨佔性。預計2025年以後，隨著HBM4入市和產能規模擴大，供需將逐步趨近平衡，但至少到2026年，HBM仍將享受短缺紅利。
15. 總結與展望
HBM作為“記憶體牆”的破壁者，已然從一項高階封裝技術演變為AI時代的基礎設施級產品。它的崛起，讓我們看到後摩爾時代系統級創新的巨大能量——垂直堆疊和先進封裝使得記憶體頻寬的提升超越了電晶體微縮的速率，為萬億級大型模型和百億億次超級計算機提供了算力釋放的基礎條件。
展望未來三年，HBM技術路徑十分清晰：速率奔向10 Gbps/pin以上，層數將邁向16層，介面寬度可能翻倍，邏輯晶片整合度將進一步提高，混合鍵合和玻璃基板等革命性技術將逐步匯入。產業鏈將在“缺貨-擴產-再緊缺”的節奏中持續膨脹，全球半導體資本支出的相當比重將圍繞HBM及先進封裝展開。與此同時，中美科技角力使得HBM從單純的商業品變身為地緣戰略物資，進一步推升其稀缺性和戰略價值。
對於中國產業而言，HBM既是當下最大的“卡脖子”環節之一，也是倒逼自主研發和替代技術湧現的催化劑。在可見的視窗期內，誰能首先量產商業化可用的國產HBM，並建立自主的TSV和2.5D封裝生態，誰就能在本土AI晶片產業鏈中佔據價值高地。而對於全球投資者，HBM依然是未來12-24個月半導體領域確定性最強、獲利增長最陡峭的細分賽道，值得重點追蹤和版面配置。在算力定義國力的時代，誰掌握了HBM的產能，誰就握住了通向AGI的門票。