高 k 介質
3秒看懂
高k介質是替代傳統二氧化矽（SiO₂）柵絕緣層的一種高介電常數（κ 值）材料。它以較厚的物理厚度實現更高的柵電容，從而大幅抑制漏電流，讓電晶體在奈米尺度下繼續演進。簡單說：就是給電晶體換了一層“更厚但更通電場”的絕緣膜，既防止短路，又維持開關效能。
3分鐘產業解釋
在摩爾定律推進到深亞微米時，SiO₂ 柵介質被減薄至 2 nm 以下，量子隧穿導致的漏電呈指數級飆升，靜態功耗成為致命問題。高k介質以物理厚度增加、等效氧化層厚度（EOT）減薄的方式解開這個死結——用介電常數 20 25 的材料（如 HfO₂）代替 κ=3.9 的 SiO₂，即使物理厚度是 SiO₂ 的 5 6 倍，仍可獲得相同的單位面積電容，從而控制溝道電荷。 由於高k介質與多晶矽柵極的相容性問題（費米能級釘扎、聲子散射致遷移率下降），它必須與**金屬柵（MG）**配合使用。自此，**HKMG（High-k Metal Gate）**成為 CMOS 技術的關鍵模組，從 45 nm 節點沿用至今，不斷最佳化材料組分和疊層結構（如加入 SiO₂介面層、摻雜 La/Mg 等調諧閾值電壓）。當前 FinFET 乃至 GAA 器件，高k介質仍是核心，研究已轉向鐵電/反鐵電摻雜 HfO₂ 等新型多功能介質。
15分鐘專家深入
高k介質的選擇遠非 κ 值越高越好。關鍵約束包括：禁頻寬度、與矽的能帶偏移（CBO/VBO）、熱穩定性、與金屬柵的化學相容性、介面態密度（Dit）。HfO₂ 脫穎而出，因它兼具 κ≈20 25、Eg≈5.7 eV、與矽的導帶偏移 >1 eV 且經摻雜（如 Si、Al）後可將結晶溫度提升至 700–900°C，從而在源漏啟用退火中保持非晶/微晶態。為進一步提升效能，工業界普遍採用疊層結構：
- 底部超薄 SiO₂ 或 SiON 介面層（~0.5 nm）以穩定矽介面、降低介面態；
- 上方 HfO₂ 基主介質層，通過摻入 Si（形成 HfSiON）、N、Zr、La 等元素抑制結晶、提高結晶溫度、調諧閾值電壓。
隨著 FinFET 到 GAA 結構演變，高k介質需要以原子級精度均勻包覆三維溝道，原子層沉積（ALD）成為絕對主力。在 5 nm 及以下節點，柵介質進一步引入高k偶極子工程，利用不同電負性的氧化物層（如 La₂O₃/Al₂O₃ 夾層）在介面形成電偶極，精準調控有效功函式，簡化金屬柵方案。
CMOS 前端工藝中，高k介質的引入衍生了**先柵（Gate-first）與後柵（Gate-last，即替代柵）**兩種整合方案，後者因避免高k經受高溫啟用步驟而獲得更優越的器件特性，成為先進邏輯的主流。未來，高k介質正向鐵電儲存器（FeFET、FeRAM）和 DRAM 電容器介質等領域滲透。
技術原理（最深）
核心矛盾：場效應電晶體的柵控能力由柵介質層電容密度 C_{ox} = \frac{\varepsilon_0\kappa}{t_{phys}} 決定。為維持等比例縮小的開關特性，需不斷提高 C_{ox}。傳統做法是減薄 SiO₂ 的物理厚度 t_{phys}，但到 1.5 nm 以下時，直接隧穿電流密度可達 10^{-2} text( A/cm)^2 量級，遠超功耗許可。
高k方案：引入介電常數 \kappa_{high-k} 遠大於 3.9 的材料，同時增大物理厚度 t_{high-k} 以抑制隧穿，但通過高κ保持電容密度等效於更薄的 SiO₂ 層，即定義等效氧化層厚度 EOT = frac(3.9){\kappa_{high-k}} \cdot t_{high-k}。例如，t_{high-k}=3 text( nm),\ \kappa=25 \Rightarrow EOT \approx 0.47 text( nm)，而同樣 EOT 的 SiO₂ 僅 ~0.5 nm，漏電巨大。
物理限制模型（量子力學隧穿）：通過高k介質薄層的漏電流可用 Tsu Esaki 或 WKB 近似描述。柵洩漏密度 J 隨 t_{phys} 指數衰減，高k材料以更厚的勢壘寬度急劇拉低隧穿機率。
材料選擇判據（均以與矽基底匹配）：
- κ 值：顯著大於 3.9，但過高（如 TiO₂ 的 κ～80）會導致嚴重的邊緣場效應和過小的導帶偏移，反而增加隧穿。
- 能帶偏移：導帶偏移
\Delta E_C和價帶偏移\Delta E_V必須均 >1 eV，以分別阻擋電子和空穴的肖特基發射/隧穿。HfO₂ 的\Delta E_C \approx 1.5 text( eV)。 - 熱力學穩定性：與矽接觸時不易形成矽化物或矽酸鹽，否則會在介面生成低κ層，破壞 EOT 優勢。HfO₂ 在高溫下直接沉積在 Si 上會形成 HfSiₓOᵧ 介面層，故需故意預先生長一層化學 SiO₂ 作為緩衝。
- 介面陷阱密度
D_{it}：高k/SiO₂/Si 的疊層可將D_{it}控制在10^{10} text( cm)^{ 2}text(eV)^{ 1}量級，接近熱氧化 SiO₂ 的水平。 - 結晶行為：多晶 HfO₂ 的晶界會成為洩漏通路和雜質擴散通道，通過摻雜或非晶化穩定技術（如加入 Al、Si）可維持在非晶或微晶態直至高溫。
典型工藝流程（後柵替代柵）：
- 犧牲多晶矽柵和薄 SiO₂ 臨時柵極形成。
- 完成源漏和第一層金屬間介質後，移除犧牲柵。
- 用 ALD 依次沉積介面層（化學氧化 + 臭氧化等）和高k主層（如 HfO₂）。
- 沉積功函式金屬層（如 TiN、TaN 等）和低阻金屬填充（W 或 Al）。
- CMP 平坦化，完成柵極。
能帶示意圖（ASCII）：
金屬柵 高k介質 SiO₂介面 Si溝道
|-- 功函式金屬 --|<-- κ~25 -->|<- SiO₂ ->|-- 溝道 --
| | | |
| Fermi level | | Ec | Ec
| | 較大 ΔEc | | Ev
| | | |
+-------------------+------...---+----------+
電子隧穿需跨越 1.5 eV 勢壘，物理厚度致隧穿驟降技術演進史
- ~2000年以前：單純 SiO₂ 和氮氧化矽（SiON）主導。通過氮化提高 κ 至 ~7，緩解硼穿透，但隧穿極限很快觸及。
- 2003 2005 年：行業開始投入高k研究，候選體系涵蓋 HfO₂、ZrO₂、Al₂O₃、La₂O₃ 及其矽酸鹽/鋁酸鹽。發現多晶矽柵與高k介質組合出現嚴重費米能級釘扎和聲子散射，遷移率下降超 40%，促使金屬柵協同開發。
- 2007 年：半導體巨頭在 45 nm 節點量產 HKMG 電晶體，首次將 Hf 基高k介質和金屬柵集成於主流 CMOS 平台。（行業里程碑）
- 2010 年代：從平面 CMOS 遷移至 FinFET 結構，高k介質必須用 ALD 在鰭片側壁實現共形沉積。HKMG 成為先柵/後柵方案的工藝焦點，後柵方案在 20 nm 及以下成為高效能邏輯標配。
- 2020 年代：在 5 nm / 3 nm 節點，高k疊層中引入偶極子工程，精準調整多閾值電壓；同時 EOT 持續微縮至 0.5 nm 以下（物理 HfO₂ 層~1.5 nm），接近單層極限。GAA 結構對高k包覆的均勻性提出原子級要求。
- 未來：基於 HfO₂ 摻雜的鐵電（Zr 摻雜 HfO₂）和反鐵電特性，實現負電容 FET（NCFET）、鐵電場效電晶體（FeFET）儲存級記憶體，將高k從被動絕緣層推向主動功能介質。
技術路線對比（量化表）
| 材料體系 | 介電常數 κ | 導帶偏移 (eV) | EOT 下限估算 | 典型應用節點 | 優勢 | 劣勢 |
|---|---|---|---|---|---|---|
| SiO₂ | 3.9 | 3.1 | ～1.2 nm | >90 nm | 完美介面，高穩定性 | 無法微縮到 1.2 nm 以下 |
| SiON | ～7 | ～2.4 | ～1.0 nm | 65–45 nm | 工藝相容性好，阻擋硼擴散 | 微縮能力有限，功耗瓶頸 |
| HfO₂ 基（純/摻雜） | 20–25 | ～1.5 | ～0.45 nm* | 45 nm至今 | 綜合性能最佳，工藝成熟 | 結晶傾向，需介面層 |
| ZrO₂ / HfZrOₓ | 15–30 | ～1.4 | ～0.4 nm | 部分邏輯/DRAM | 鐵電/反鐵電多功能潛力 | 熱穩定性略遜於 HfO₂ |
| Al₂O₃ | ～9 | 2.8 | ～1.0 nm | 嵌入式儲存/介面鈍化 | 極佳熱穩定性，大帶隙 | κ 偏低，不適合超低 EOT |
| La₂O₃ | ～30 | ～2.3 | <0.5 nm | 偶極子/閾值調諧 | 高 κ，與矽反應溫和 | 極易吸潮，工藝控制難 |
| TiO₂ | ～80 | <0.1 | — | 未用於柵介質 | κ 極高 | 導帶偏移極低，漏電大 |
*EOT 下限取決於允許洩露電流和物理厚度控制能力，上述為理論/演示值，量產通常略高。[估算，具體節點EOT為廠商核心工藝資訊未充分揭露]
上下游
上游 — 材料與裝置：
- 高k前驅體：鉿（Hf）、鋯（Zr）、鑭（La）、鋁（Al）的有機金屬複合物，如 TEMAH（四(乙基甲基氨基)鉿）、TDMAH 等，由默克、液化空氣、UP Chemical、DNF、三星SDI 等供應。鉿是戰略金屬，多作為鋯/鈦礦副產品。
- ALD/CVD 裝置：ASM、科林研發、東京電子、應用材料提供量產級 ALD 和高k沉積平台，要求每迴圈自限制生長、高深寬比共形、超低顆粒。
- 高純度金屬靶材/前驅體提純：關鍵瓶頸在於金屬雜質（尤其是活潑金屬）控制在 ppt 級。
- 介面層氧化/氮化裝置：紫外臭氧、快速熱氧等。
中游 — 晶圓製造： 邏輯代工廠（台積電、三星、英特爾）、IDM（如英特爾自產）、儲存廠（SK海力士、美光）在其先進邏輯和儲存節點中整合高k模組。主要應用環節：
- 邏輯：前道 FEOL 的柵堆疊形成（HKMG）。
- DRAM：外圍電晶體 HKMG（近年趨勢），電容器介質引入高k（ZrO₂/Al₂O₃ 疊層）以增加電容密度。
- NAND 快閃記憶體：外圍 CMOS 採用 HKMG，儲存堆疊的阻擋層/隧穿層也多用了 Al₂O₃ 等高k材料。
下游 — 晶片應用： 所有需要低功耗高效能電晶體的晶片均直接受益，包括 CPU/GPU/AI 加速器、移動 SoC、FPGA、MCU、儲存器等。
關鍵指標
- 等效氧化層厚度（EOT）：表徵柵控能力的終極指標。先進邏輯量產 EOT 據估算已推進至 0.5–0.7 nm（包含介面層物理厚度貢獻），繼續微縮臨近矽晶格常數極限。
- 柵漏電流密度（J_g）：在額定工作電壓下，通常要求在
10^{-2} text( A/cm)^2以下，高k使工作電壓下漏電比同 EOT 的 SiO₂ 小幾個數量級。 - 介面態密度（D_it）：高k疊層達到 mid-
10^{10} text( cm)^{ 2}text(eV)^{ 1}量級，接近熱氧 SiO₂ 水平。 - 平帶電壓 V_fb 及閾值電壓多重性：通過偶極子、功函式金屬層厚度/成分實現多 Vt（如標準 Vt、低 Vt、超低 Vt），要求 Vt 波動（σVt）控制在 mV 級別。
- 可靠壽命：偏壓溫度不穩定性（BTI）、經時擊穿（TDDB）壽命必須滿足 10 年標準，高k材料中的陷阱電荷動力學是最大挑戰。
- 結晶溫度 / 工藝熱預算：HfO₂ 純膜在低於 400°C 就可能結晶，摻雜後可升至 700–900°C，以適應源漏退火等高溫步驟。
供需與市場資料
高k介質材料本身並不獨立形成市場，而是嵌入在半導體前驅體、靶材、沉積裝置和晶圓代工服務之中。據行業經驗估算，與高k模組直接相關的前驅體與化學品市場約 5–8 億美元（2024年），受益於先進節點擴產和 DRAM 外圍 HKMG 普及，年複合增長率約 8–10%。[注：此資料基於半導體材料市場細分結構推算，非公開財報直接拆分] 鉿金屬作為關鍵原料，全球供應高度集中，主要來源為鋯英砂精煉副產品，主要產地為澳大利亞、南非和中國。鉿的價格波動與核級鋯需求具有聯動性，但半導體級前驅體用鉿工藝門檻極高，供應格局相對穩定。先進 ALD 裝置市場由裝置巨頭主導，與整體薄膜沉積裝置（約 200 億美元市場）高度關聯。
代表公司與資本對映
- 邏輯代工/IDM：台積電、三星、英特爾 —— 高k方案的整合與持續微縮引領者。
- 裝置商：ASM International（ALD 領先者），應用材料、科林研發半導體、東京電子（均有高k ALD/CVD 平台）。
- 前驅體材料商：默克（德國）、液化空氣集團（法國）、三星SDI（韓）、UP Chemical（韓）、DNF（韓）、南大光電（中國）等 —— 在先進節點中認證壁壘極高。
- 特種氣體/化學品：林德、SK Materials 等供應高純氮氣、氨氣等 ALD 反應氣體。
- 分析檢測：高k膜厚與成分的 XPS、橢圓偏振儀、EOT 量測等，由科磊、瑞薩電子、Bruker 等提供。
- 資本對映：二級市場關注先進工藝產能擴張，尤其是 Logic 3nm/2nm 及 DRAM 1α/1β 節點，這些節點對高k模組依賴度極深。材料環節需追蹤中國國產替代進展（如國產前驅體在成熟節點的匯入，以及向先進節點突破）。
投資邏輯
- 節點升級驅動：每一代邏輯工藝和先進 DRAM 的柵堆疊迭代都需要更薄 EOT 或新偶極子方案，直接拉動高k前驅體和 ALD 裝置需求，具有強週期性成長特徵。
- ALD 滲透率提升：GAA 結構對共形沉積的絕對要求進一步鞏固 ALD 地位，ASM 等裝置龍頭受益確定性強。
- 鉿前驅體耗用量伴隨原子層減薄並非線性下降：因工藝複雜度提升和清洗步驟增多，每片晶圓的化學品用量可能反而增加。
- 多功能化延伸：HfO₂ 基鐵電材料有望在嵌入式非易失儲存、神經形態計算中開闢新市場，但仍在產業化早期。
- 供應鏈安全與國產替代：鉿資源及高純前驅體的自主可控成為地緣格局下的重要主題，國內已有多家企業版面配置，但在先進節點（5 nm 及以下）的認證和穩定性仍有差距，構成中長期隱含彈性。
常見誤讀糾偏
- “κ 值越高越好”：誤區。若 κ 過高，即使物理厚度很大，由於邊緣電場會穿入溝道降低柵控（所謂“fringing induced barrier lowering”），且極小的導帶偏移無法抑制洩漏，實際效能可能嚴重劣化。材料選擇是 κ、帶偏、介面等多個物理量的平衡。
- “高k介質單獨使用即可”：誤區。高k必須搭配金屬柵才能發揮效用。若仍用多晶矽柵，由於多晶矽的耗盡效應和費米能級釘扎，EOT 優勢會被劇烈抵消，且載流子遷移率將因遠端聲子散射而惡化。業界稱為“高k+金屬柵（HKMG）”正體現二者不可分割。
- “EOT 等於高k層物理厚度除以相對介電常數”：不夠準確。在實際堆疊中，EOT 還包括介面層貢獻：
EOT = t_{SiO₂介面} + frac(3.9){\kappa_{high k}} \cdot t_{high k}。介面層的存在是 EOT 不能無限縮小的關鍵制約。
學習路徑
- 基礎知識：固體物理中的 MOS 結構（能帶彎曲、平帶電壓、閾值電壓推導），隧穿機理（直接隧穿、Fowler-Nordheim 隧穿），等效氧化層厚度 (EOT) 概念。推薦教材：Taur & Ning《Fundamentals of Modern VLSI Devices》第2章。
- 材料科學：高k介質材料學，瞭解不同氧化物（HfO₂、ZrO₂、Al₂O₃ 等）的晶相、介電常數起源（晶格振動/離子極化），非晶與結晶的電學差異。參考：Wilk et al., J. Appl. Phys. 2001 綜述。
- 整合工藝：HKMG 的 Gate-first 與 Gate-last 流程，FinFET/奈米線中的共形沉積挑戰，ALD 原理及前驅體化學。閱讀 IEDM/ VLSI 會議相關 tutorial。
- 可靠性物理：BTI（NBTI/PBTI）機理，陷阱生成與恢復，TDDB 模型，與高k材料缺陷（氧空位等）的關係。
- 前瞻方向：HfO₂ 基的鐵電/反鐵電相，NCFET 原理，高k在二維材料電晶體（如 MoS₂）中的應用挑戰。
一句話總結
高k介質是奈米電子學從物理極限中“偷”回等比例縮小的關鍵一招——它以材料創新重新定義絕緣層，將摩爾定律的生命延續至今，並繼續向多功能資訊器件演化。
延伸閱讀與來源
- G. D. Wilk, R. M. Wallace, J. M. Anthony, “High-κ gate dielectrics: Current status and materials properties considerations”, J. Appl. Phys. 89, 5243 (2001).
- 國際半導體技術發展路線圖（ITRS）及後續 IRDS 中柵介質相關章節，提供歷史推演和未來挑戰。
- Intel 45 nm 技術文獻：“A 45nm Logic Technology with High-k+Metal Gate Transistors…”, IEDM 2007. （行業首次量產揭露）
- 各大代工廠在 IEDM、VLSI 技術會議公開的節點論文（如台積電 5nm、3nm 技術），可查閱高k疊層部分。
- 前驅體市場資料可參考 Linx Consulting、TECHCET 等第三方市場報告（均為付費，公開摘要較少）。
- 中國半導體材料國產化情況參考國內券商深度研究報告及公司公告（如南大光電、雅克科技等）。
注：因網路檢索受限，本文未直接引用最新公開資料，涉及市場數值部分已標估算；物理常數及器件引數基於固態電子學通用知識，不涉及特定公司未公開資訊。