高層次綜合 (High-Level Synthesis, HLS)

1. 3 秒看懂

HLS 是一種把 C/C++/SystemC 等演算法級描述自動編譯為 Verilog/VHDL 等暫存器傳輸級（RTL）硬體描述的設計方法。它充當“硬體編譯器”，讓設計者從軟體思維直接跨越到晶片實現，將傳統的“手寫電路”變成“演算法到電路”的自動化翻譯。在 應用需求 → 晶片架構 → 計算核心 這一鏈條中，HLS 是最關鍵的抽象提升器——它把上層的演算法意圖精準對映為下層的數字邏輯，連線應用創新與晶片製造。

2. 3 分鐘產業解釋

傳統數字晶片設計以 RTL 編碼為核心，工程師需要逐行描述每個暫存器和組合邏輯，其精細程度類似於用匯編語言程式設計。HLS 則將抽象層級拉昇到行為級：設計者用高階語言描述演算法功能，同時通過 pragma 或約束檔案給出吞吐量、延遲、時脈頻率、資源型別等目標，工具自動完成硬體結構生成。

為什麼產業如此重視 HLS？

1. 設計效率飛躍：對影像處理、AI 加速器這類資料通路密集型模組，HLS 可將開發週期從 6–12 個月壓縮至數週到 2–3 個月，快速產出可驗證的硬體原型（Xilinx 官方白皮書，2021 年，對比手工 RTL 與 Vitis HLS 流片的專案週期）。
2. 跨領域賦能：它打破了“硬體必須由硬體工程師設計”的壁壘，演算法團隊可以直接參與晶片前端實現，縮短迭代反饋環。
3. 架構探索自動化：HLS 工具能在給定時鐘週期、資源限制下自動生成多種微架構方案（不同流水線深度、並行度），幫助設計者在面積、功耗、效能三者間快速找到帕累托最優解。
4. 可重構計算入口：FPGA 廠商 AMD（Xilinx）、Intel（Altera）將 HLS 作為開發者生態的核心，推動資料中心、5G、自動駕駛等場景的演算法硬化。

然而，HLS 並非萬能。在極致的 PPA（效能、功耗、面積）目標和複雜控制密集型模組中，頂尖團隊仍對手工 RTL 有堅定偏好。因此，產業界正在形成“HLS + 手工 RTL 混合設計”的新範式：HLS 承擔 80% 的資料通路和中等複雜度控制邏輯，核心關鍵路徑由手工最佳化。這種分工極大地改變了晶片設計公司的組織結構和工具鏈。

3. 技術原理

HLS 流程可以分解為五個階段，每個階段都有深刻的理論和工程挑戰。

（1）語言與模型捕獲
設計者通常使用無時序的 ANSI C/C++ 或帶有輕量級硬體屬性的 SystemC 描述演算法。高階程式碼不包含時鐘和明確的暫存器，而是隱含在順序語句和迴圈中。工具需要從這種順序語義中提取可並行的潛在能力。

（2）中間表示（IR）生成
HLS 編譯器前端（通常基於 LLVM 或 GCC 的最佳化器）將語言解析為控制資料流圖（CDFG）或靜態單賦值（SSA）形式。在此階段，軟體式的最佳化（死程式碼消除、迴圈展開、常量傳播）會被先行應用。關鍵是將語言級的記憶體訪問抽象（陣列、指標）轉化為物理儲存模型（RAM、FIFO、暫存器檔案）。

（3）排程（Scheduling）
排程器決定每個操作在哪個時鐘週期執行。這是 HLS 的核心問題。在給定時鐘頻率約束下，工具必須平衡操作鏈的延遲與資源利用率。常用演算法包括：

• ASAP（儘速排程）和 ALAP（盡遲排程）以確定自由度；
• 力導向排程（Force-directed scheduling）同時最佳化資源需求；
• 整數線性規劃（ILP）或啟發式搜尋用於複雜的設計空間探索。
  對於帶迴圈的程式碼，排程還需處理迴圈啟動間隔（II），即兩次連續迭代之間的週期數。最小化 II 是提高吞吐量的關鍵。

（4）分配與繫結（Allocation & Binding）
分配給每個操作具體的硬體資源（如 DSP 塊、LUT 實現加法器，或通用 ALU），並將變數繫結到儲存單元。一個乘法操作可以對映到專用的 DSP48 宏單元，也可以消耗多個 LUT；變數可能被繫結到分散式 RAM 或塊 RAM。繫結決策直接影響面積與功耗。此時還需要生成資料路徑和控制路徑的有限狀態機（FSM）或微碼控制器。

（5）RTL 生成與後端對接
最終輸出符合 IEEE 標準的可綜合 Verilog 或 VHDL。生成的 RTL 必須滿足工藝庫的時序約束。後續的標準版面配置佈線（PnR）流程與手工設計的 RTL 完全一致，故 HLS 與整個 EDA 後端必須緊密整合。設計者還需執行協同模擬（C/RTL co-simulation）來驗證功能一致性。

技術難點：智慧最佳化的本質是在巨大的對映空間中找到全域性較優解。現代 HLS 廣泛採用設計空間探索（DSE），通過模型編譯生成多個 RTL 候選方案（比如迴圈展開因子不同、陣列分割方式不同），再用快速效能/面積估算模型篩選最優方案。頭部 EDA 工具（如 Cadence Stratus、Siemens Catapult）已能支援多層級電源管理、多時鐘域綜合等高階低功耗技術。

4. 關鍵引數

評估 HLS 工具和流程的核心引數不僅是最終晶片的 PPA，還涉及設計效率和可預測性。

引數	定義與影響	典型目標/資料
延遲（Latency）	從輸入到輸出所需的時鐘週期數	取決於功能，設計者通常約束最大允許週期
吞吐量（Throughput）	每秒處理的資料量，與啟動間隔（II）成反比	對於流式計算，II=1（即每拍一個數據）是理想目標
頻率（f_max）	綜合後 RTL 在目標工藝下可達到的最高時脈頻率	28nm FPGA 上常見 200-300 MHz；ASIC 7nm 可能 >1 GHz
面積（Area）	實現所需要的邏輯單元（LE/LUT/等效門）和儲存塊	通常對比手工 RTL，HLS 面積開銷在 0-20%；部分案例可能更優（AMD Vitis HLS 針對 FPGA 最佳化）
功耗（Power）	動態和靜態功耗	工具越來越支援多電壓、時鐘門控自動插入，西門子 Catapult 的低功耗 HLS 可以自動生成 UPF 描述
設計時間（Design Time）	從演算法描述到首版可執行硬體的週數	傳統 RTL：12-40 周；HLS：2-12 周（來源：Semico Research, 2022 年調查資料，針對 28nm 設計的平均開發週期）
程式碼密度	實現相同功能的高階語言程式碼行數 vs. RTL 行數	通常 1 行 C++ 可轉化為 5-50 行 RTL，大幅降低維護負擔
可驗證性	C-RTL 協同模擬覆蓋率、斷言可移植性	演算法級驗證可重用，縮短整體驗證週期（公開資料未見統一行業基準，各公司內部評估）

關鍵權衡：設計者必須在“時脈頻率 vs. 資源使用 vs. 吞吐量”之間做出折中。一個較高的目標頻率可能導致工具增加流水線暫存器，從而增加面積；而過度犧牲頻率以換取面積可能導致關鍵路徑無法收斂。HLS 的價值在於讓這些權衡量化且可探索，而非依賴工程師的經驗試湊。

需要注意的是，上述對比基數嚴重依賴於基準設計型別。對於高度並行的資料通路設計，HLS 產出的結果與手工 RTL 持平甚至更優（Synopsys 於 2023 年公開的客戶案例，用於 5G 波束成形模組，TSMC 7nm，HLS 設計在功耗和麵積上與手工設計相當，但開發時間縮短 60%）。而對於極端控制密集型（如亂序執行核心），HLS 的最佳化能力仍受到廣泛質疑。

5. 技術路線

HLS 技術的演進呈現三條並行的路線，其背後是不同的硬體平台和商業化策略。

（1）FPGA 導向的開放生態路線
代表：AMD Vitis HLS（原 Xilinx Vivado HLS），Intel HLS Compiler（面向 Quartus Prime）。
該路線注重與 FPGA 底層結構的深度繫結，提供豐富的最佳化 pragma（迴圈流水線化、陣列分割槽、介面協議等），讓開發者用高階語言直接管理片上資源。Vitis HLS 藉助開源社群和學術界的廣泛採用，成為使用者基數最大的 HLS 平台，尤其受雲端端加速和科研機構青睞。Intel HLS 則與 oneAPI 架構整合，試圖統一 CPU/GPU/FPGA 程式設計模型。這類工具通常免費或隨 FPGA 開發套件提供，依賴晶片銷售盈利。

（2）ASIC 領域的高可靠性綜合路線
代表：Synopsys Symphony（原 Synphony C Compiler）、Cadence Stratus HLS、西門子 Catapult HLS。
這些工具面向流片級別的 ASIC 設計，強調與邏輯綜合、形式驗證、功耗分析等全流程的深度耦合。它們支援 SystemC 和 C++，可生成對物理設計敏感的 RTL，並輸出能與版面配置佈線協同的約束檔案。此類工具體積龐大，價格昂貴（年度 License 費用可達數十萬至數百萬美元），主要被大型半導體公司用於通訊、影片、AI 加速器等模組。其演進重心在於設計收斂可預測性和低功耗自動化。西門子 Catapult 從 2010 年代起就強調 high-level power optimization，可在 HLS 階段插入電源關斷互連。

（3）開源與領域定製路線
代表：Bambu（PoliMi 大學）、Dynamatic（EPFL）、異質化領域專用 HLS（如 MLIR 編譯器的延伸）。
開源 HLS 專案大多處於實驗或早期商用階段。Bambu 支援 C 到 Verilog 綜合，集成了多種設計空間探索引擎，但其工程成熟度、工藝庫適配和大規模設計支援無法與商業工具相比。學術界的 Dynamatic 則專注於動態排程硬體（資料流）的 HLS，試圖突破傳統靜態排程瓶頸。近年來，MLIR（Multi-Level Intermediate Representation）在編譯器生態中的興起，為領域專用 HLS 提供了新路徑，例如 Google 和 SiFive 等公司嘗試將 MLIR 化身為連線軟體架構與硬體生成的橋樑。這條路線或許在 5–10 年內催生新一代開放式 HLS 工具，但現階段離商用流片仍有顯著距離。

對於中國市場，當前實際廣泛使用的是 AMD Vitis HLS 和 Cadence/Synopsys 的 ASIC 工具。國產廠商（如華大九天、鴻芯微納等）在數字前端綜合工具方面有一定積累，但公開資料未見有公開可得的、完全對標國外三大龍頭、且經過 5nm/7nm 大規模流片驗證的獨立商用 HLS 產品。國產路線目前主要採取“跟隨加差異化”策略，優先在特定領域（如 DSP、ISP）和特定工藝節點（28nm 及以上成熟工藝）打磨專用 HLS 工具。

6. 上游

HLS 工具鏈的上游由核心技術元件與相關 IP 供應商構成，決定了工具的先進性和可用性。

• 編譯器基礎設施：許多 HLS 工具前段基於開源架構 LLVM 或 GCC。LLVM 的廣泛使用允許 HLS 享受最新的程式碼最佳化技術和多語言支援（如可擴充套件至 Python、Halide）。提供編譯器技術諮詢或定製中間表示最佳化的公司（如 Codeplay，現 Intel 子公司）可視為上游。
• 演算法 IP 和模型庫：用於加速 AI、數字訊號處理、密碼運算的演算法庫（如 FFT、矩陣乘、AES 等），常與 HLS 工具配套提供給設計者作為模板，加速設計。這些 IP 可能來自 EDA 廠商自身，也可能來自第三方 IP 提供商（如 CEVA、Arteris 的介面 IP 和加速器核）。DSP 演算法 IP 通常以 C/C++ 實現，可直接輸入 HLS。
• 模擬與驗證工具：HLS 高度依賴協同模擬驗證。因此，數字模擬器（Synopsys VCS、Cadence Xcelium、Siemens Questa）是必不可少的上游環節。演算法模型到 RTL 的等價性檢查工具（如 Synopsys HDL2ECC）也扮演關鍵角色。
• 工藝設計套件（PDK）與邏輯綜合庫：晶圓廠（台積電、三星等）提供的標準單元庫和儲存器編譯器，是 HLS 最終生成 RTL 能流片的物理基礎。HLS 工具通常通過讀取 Liberty 格式的庫檔案來估算面積和時序。
• 晶片介面與互聯 IP：對於片上系統，HLS 生成的模組需要與 CPU、匯流排（AXI/ACE）連線。為此，HLS 工具依賴介面 IP 庫，如 Xilinx 的 AXI4-Stream 介面卡、Cadence 的 NoC 介面等。

上游趨勢：隨著 AI 和異構計算高漲，上游的 AI 架構（TensorFlow、PyTorch）開始通過編譯棧（如 MLIR、XLA）向下對接 HLS，使演算法模型直接對映到硬體，形成“架構-編譯-HLS-晶片”的垂直鏈路。這種趨勢使得上游更趨於軟體化、智慧化。例如，AMD 的 Vitis AI 就是將深度學習模型通過 Xilinx HLS 部署到 FPGA，集成了來自 TensorFlow/PyTorch 的上游。

中國市場現狀：編譯器基礎設施和演算法 IP 方面，中國有較多積累，如華為、平頭哥等有自研的 AI 編譯棧。然而 EDA 模擬器和 PDK 高度依賴國際 EDA 巨頭和晶圓廠。28nm 及以上節點已能部分使用國產 PDK 和模擬工具，14nm 及更先進工藝的完整上游閉環仍在建置中。

7. 下游

HLS 的下游應用領域廣泛，集中於資料流密集、演算法迭代快、對上市時間敏感的領域。

資料中心與雲端運算
FPGA 加速卡（如 AMD Alveo、Intel Agilex 卡）大量使用 HLS 來部署資料庫查詢加速、即時影片轉碼、網路虛擬化等功能。微軟 Azure 的 SmartNIC 和 Catapult 專案（基於 Intel FPGA），早期即採用 HLS 快速迭代。根據 AMD 2023 年公佈的資料，超過 70% 的 Alveo 加速應用開發採用了 Vitis HLS。

5G 與通訊基礎設施
波束成形、前向糾錯碼（FEC）、數字預失真等演算法設計因演算法標準快速演進，用手工 RTL 難以跟進。HLS 能夠快速生成符合 3GPP 版本的硬體 IP。Synopsys 於 2022 年公開的客戶案例中，某通訊廠商採用其 HLS 工具設計 5G NR 物理層，將整體設計時間縮短了 50%（來源：Synopsys 2022 新聞稿，TSMC 7nm 流片）。

自動駕駛與感知處理
自動駕駛感知系統需要對不同神經網路模型和點雲端處理演算法進行硬體加速。由於演算法尚未定型，HLS 使得車規級晶片能快速適配新模型。Xilinx（現 AMD）的車規級 FPGA（XA Zynq）和自適應 SoC 的開發中，HLS 是實現 AI 引擎流水線的關鍵工具。

消費電子與 IoT
智慧家居裝置中的語音識別、影像處理、融合演算法等，常基於 FPGA 或定製 ASIC。由於產量有限，使用 HLS 可以大幅降低一次性 NRE 成本，縮短上市時間。樂鑫等中國 IoT 晶片廠商在某些協處理器開發中使用了 HLS 思路，但公開資訊顯示其核心設計仍偏重手工 RTL。公開資料未見系統性揭露。

國防與航天
軟體無線電和雷達訊號處理領域，由於需要高可靠性和快速現場升級，基於 FPGA 的 HLS 設計被廣泛採用。美國軍工相關專案（如 DARPA）亦投入 HLS 用於快速原型驗證。

下游需求的爆發點在於一切演算法尚未固化的高效能運算場景。隨著“軟體定義硬體”理念蔓延，HLS 正在成為實現定製化算力的基本手段。

8. 受益公司

HLS 工具、方法、生態的成熟利好以下幾類公司：

1. EDA 巨頭

• Synopsys：憑藉與綜合、形式驗證、後端流程的高度整合，從 HLS 許可證和整體設計套件中受益。2023 財年 Synopsys 整體 EDA 營收約 58 億美元（Synopsys 年報，按 GAAP 口徑），未單列 HLS 營收，但在數字前端方案中屬於核心產品。
• Cadence：Stratus HLS 配合其驗證平台形成強繫結，拉動模擬與 emulation 工具銷售。2022 年 Cadence 全年營收約 35.6 億美元（Cadence 2022 年報），HLS 推動數字設計業務增長。
• 西門子 EDA：Catapult HLS 在低功耗和系統級設計方面有獨特優勢，增強了西門子工業軟體整體競爭力。

2. FPGA 廠商

• AMD（收購 Xilinx）：Vitis HLS 是 FPGA 開發者生態的戰略護城河，免費提供以促進晶片銷售。2023 年 AMD 嵌入式與加速計算部門（含 FPGA）營收約 44 億美元（AMC 2023 Q4 資料，口徑為加總），HLS 降低了應用開發門檻，助力市場拓展。
• Intel（原 Altera）：Intel HLS Compiler 整合到 Quartus Prime 和 oneAPI 之中，幫助其在資料中心和通訊市場保持競爭力。

3. 雲端服務商

• 亞馬遜 AWS（F1）、微軟 Azure、阿里雲端 等提供 FPGA 雲端例項，受益於 HLS 使得更多軟體開發者可編寫硬體加速器，增加雲端資源消耗和粘性。

4. 具備自主晶片設計能力的大型系統公司

• 華為（海思）、Google（TPU 開發中部分模組使用 HLS 流程）、特斯拉（自動駕駛晶片前期原型），利用 HLS 減少定製硬體開發對資深 RTL 工程師的高度依賴，加速自研晶片面市。

注意：上述提及公司僅為說明產業格局，不構成任何投資建議。所有財務資料均基於公開年報和官方揭露。

9. 市場規模

HLS 的市場難以獨立統計，因為它主要以 EDA 數字前端綜合工具的形式銷售，或直接整合到 FPGA 開發套件。我們可以從 EDA 和 FPGA 兩個維度間接估測。

• 全球 EDA 市場：據 ESD Alliance（電子系統設計聯盟）2023 年 Q4 報告，2023 年全年全球 EDA 及 SIP 營收約 180 億美元，年增率增長約 9%。其中數字前端和綜合工具市場（含 HLS）約 30 億美元規模（口徑為 ESD Alliance 的 “Digital IC Capture & Simulation” 分類估算，非精確值）。HLS 是其中增長較快的子領域，年複合增長率預計在 15%–20% 之間（基於 Semico Research 2021 報告推測），尤其在 AI 加速和通訊驅動下。
• FPGA HLS 市場：如果以 FPGA 設計 start（專案啟動數）計算，Xilinx 稱其 2022 年有超過 10 萬名活躍的 Vitis 軟體開發者，其中顯著比例使用了 HLS。雖然沒有直接的銷售營收，但提升了 FPGA 晶片的附加值。
• 中國 EDA 市場：中國 EDA 市場規模 2023 年預計約 120 億元人民幣（約 17 億美元），年增率增長超 20%（中國半導體行業協會，2023 年，口徑為 EDA 軟體營收）。其中 HLS 相關工具佔比很小，因為主要被國際廠商佔據。國內潛在可替代 HLS 工具市場約為 2–5 億元人民幣，隨國產 FPGA 和自主晶片設計需求增長而擴大，但受限於產品成熟度，替代過程緩慢。

總的來說，純正 HLS 軟體的銷售營收可能在 5–10 億美元量級（2023 年全球），但隨著異構計算和演算法硬體化的趨勢，其影響力遠超賬面營收，帶動平台、IP 和服務市場。

10. 玩家對比

選取五大主流 HLS 工具，從目標平台、語言支援、核心最佳化、生態粘性等維度對比。

工具	所屬公司	主要目標	語言支援	關鍵優勢	劣勢/侷限
Vitis HLS	AMD (Xilinx)	FPGA	C/C++ (支援 OpenCL)	開放免費，社群龐大，對 Xilinx 架構最佳化極深	僅適配自家器件，ASIC 支援有限
Intel HLS Compiler	Intel (Altera)	FPGA	C/C++ (SYCL/oneAPI)	與 oneAPI 統一程式設計模型，適合異構	使用者基數小於 Vitis HLS，只用於 Intel FPGA
Stratus HLS	Cadence	ASIC	SystemC/C++	與 Xcelium 模擬、Genus 綜合深度耦合，支援低功耗 UPF 生成	價格昂貴，FPGA 支援非重點
Catapult HLS	Siemens EDA	ASIC	SystemC/C++, C	低功耗 HLS 先驅，與 Questa、Veloce 生態融合	學習曲線較陡，中小團隊訪問受限
Symphony	Synopsys	ASIC	C/C++/SystemC	與 VCS、Design Compiler、PrimeTime 全流程閉環，最佳化質量高	同樣高授權費和年維護費

開源與學術工具：Bambu、LegUp、Dynamatic 等主要用在教學和研究，商用流片案例極少。2021 年後未見顯著商用突破。

國產工具對比：公開資料顯示，華大九天的綜合工具 AetherFZ 主要面向成熟工藝節點 RTL 綜合，公開資料未見其獨立 HLS 產品成熟度達到可對標上述 ASIC 工具的水平。鴻芯微納等也有版面配置，但同樣缺乏公開的商用 HLS 標杆案例。國產工具普遍處於“追趕”階段，尤其在複雜控制邏輯綜合最佳化、5nm 工藝支援、大規模設計(>10百萬門)的效能穩定性上存在明顯差距。

11. 風險

技術風險

• PPA 不確定性：對某些設計，HLS 生成的結果可能不如最最佳化手工 RTL。工具可能會做出非預期的排程和繫結決策，導致時序收斂困難或面積膨脹。設計團隊無法完全信賴“黑箱”。
• 可除錯性差：高階語言與最終 RTL 的對映關係複雜，除錯硬體 bug 時在演算法程式碼和波形之間來回追蹤困難，延長工程時間。
• 驗證疲勞：由於 HLS 能快速生成多個架構版本，驗證團隊可能需要對每個版本進行同樣深度的時序驗證，增大工作量。

供應鏈與生態風險

• 工具鎖定：一旦設計流程深度依賴某個廠商的 HLS，遷移成本極高。地緣政治環境下，若關鍵工具（如 Cadence、Synopsys）出口受限，短期內無法找到替代方案，將直接阻礙先進晶片開發。
• 開源斷檔風險：目前商業工具缺乏合格的替代者，開源 HLS 成熟度過低。如果技術封鎖加劇，國內短期內很可能面臨無工具可用的窘境。
• IP 與標準碎片化：不同 HLS 工具使用的最佳化 pragma 和語言擴充套件不相容，阻礙 IP 複用。

中國特定風險

• 國產 HLS 產業化迷思：普遍存在“重論文、輕工程”的現象。一些科研專案展示特定演算法下的指標，但與工業級工具的全流程、穩定性、QoS 要求相距甚遠。公開資料未見任何一次國產 HLS 工具在先進節點（7nm/5nm）進行完整流片驗證的成功報告。若盲目替代，可能導致設計流片失敗，造成巨大資金損失。
• 人才缺口：HLS 的研發需要兼通演算法、架構、編譯器和物理設計，國內此類複合人才稀缺。同時產業需求增長快於人才培養速度。
• 資金重複投入：國內多個 EDA 初創企業同時啟動 HLS 研發，可能導致資源分散，難以集中力量突破關鍵難題。

12. 誤讀糾偏

誤區 1：“HLS 將替代 RTL 工程師”
糾偏：HLS 是設計方法學的補充而非替代。手工 RTL 在通訊協議握手、低深度高吞吐控制、極端低功耗物理實現中仍不可取代。HLS 解放的是資料通路密集型部分的設計，讓 RTL 工程師聚焦於核心架構和物理級最佳化，提升整體團隊效率。

誤區 2：“HLS 生成的程式碼和手工一樣好”
糾偏：對於高質量的結果，仍需工程師深度介入——約束撰寫、程式碼風格調整、微架構選擇都需要豐富的硬體經驗。沒有“一鍵生成”的最優硬體。業界成功案例普遍基於有經驗的架構師對工具的熟練駕馭。

誤區 3：“開源 HLS 很快能取代商業工具”
糾偏：開源 HLS 目前停留在學術和原型階段，尚未解決對複雜 IP（如 DDR 控制器、高速介面）的適配，也沒有與流片必需的物理設計工具整合。從開源到商業級流片，存在巨大工程鴻溝，預估至少需 5 年以上且需要生態資源支援。

誤區 4：“HLS 消除了對硬體知識的要求”
糾偏：HLS 降低的是抽象入門門檻，但優異的硬體實現仍然要求設計者理解時序、並行性、儲存層次和流水線。純軟體思維寫出的程式碼往往產生序列化嚴重、利用率低下的硬體。HLS 實現的是“授權”，而非“替代”硬體知識。

誤區 5：“HLS 只適用於 FPGA”
糾偏：HLS 在 ASIC 領域也有大量成功應用。Siemens Catapult 和 Cadence Stratus 主要客戶均面向 ASIC 的 5G、影片、AI 晶片。只不過 FPGA 的迭代環境更靈活，使得 HLS 的優勢更為外顯。

13. 最新事件

以下事件基於 2022–2024 年間公開報道，展示 HLS 的動態發展：

• AMD 統一 AI 軟體棧：2023 年 AMD 推出統一的 AI 推論和開發架構，底層仍強依賴 Vitis HLS 來將 AI 模型對映到其自適應性 SoC 和 FPGA 上。AMD 持續投資 HLS 的 AIE（AI Engine）程式設計模型。
• Intel 更新 HLS Compiler：在 2023 年釋出的 Quartus Prime Pro 版本中，Intel 改進了 HLS Compiler，支援更高效的迴圈流水線和儲存體系綜合，並加強了與 oneAPI 的協同。
• Cadence 併購增強驗證流程：2023 年 Cadence 進行了多項小型收購以強化系統級驗證，與 Stratus HLS 形成更強的系統設計閉環，進一步提升工具鏈競爭力。
• 西門子 Catapult 強化 HLS+UPF：2023 年西門子宣佈 Catapult HLS 對先進低功耗設計方法學的進一步支援，自動生成 IEEE 1801（UPF）檔案，實現高效的多電壓域綜合。
• 國產進展：2023–2024 年，國內 EDA 公司如合見工軟、芯華章等陸續釋出綜合工具進展，但公開資料未見有獨立商用 HLS 工具在 7nm/5nm 成功流片的報道。部分企業（如鴻芯微納）在特定 DSP IP 綜合上有所演示，但距離全面商用仍有差距。
• 開源社群新嘗試：MLIR 編譯器基礎設施被用於建置“Python/MLIR → HLS → FPGA”的開源路徑。如 2023 年，CIRCT（Circuit IR Compilers and Tools）專案增加了多個 HLS 相關轉換流程，受到學術界和產業孵化關注。

以上動態表明，HLS 技術仍在快速進化，特別是與 AI 編譯棧的融合成為明確方向。但在供應安全與先進工藝支援上，全球化的 EDA 巨頭仍握有主導權。

14. 追蹤指標

要持續觀察 HLS 技術和產業趨勢，建議關注以下量化與質性指標：

指標	來源	關注點
EDA 數字前端營收增長率	ESD Alliance 季度報告	反映以 HLS、綜合為代表的工具景氣度，更高速增長意味著設計自動化的需求旺盛
FPGA 廠商“軟體啟用”開發者數量	AMD、Intel 季度演示材料	Vitis 或 Quartus 註冊使用者數量的增長，特別是活躍 HLS 專案數
HLS 相關論文及學術競賽	DAC、ICCAD、FPGA 會議論文	演算法創新與工業採用趨勢，如混合 HLS、DSE 效率等
先進工藝 HLS 流片案例	行業峰會（Hot Chips、TSMC OIP、Samsung Forum）	大型客戶公開展示使用 HLS 完成 5nm/3nm 設計，最能體現工具成熟度和產業接受度
國產 EDA 工具清單及國家專案採購	工信部、重大專項公示	國產 HLS 工具是否獲得重大晶片專案採用，可作為商業化進展的側面印證
HLS 相關 IP 授權與併購	公司財報、新聞稿	EDA 公司收購或整合 HLS 相關 IP，表明戰略重心
AI 編譯棧與 HLS 整合度	GitHub MLIR/CIRCT 提交活躍度	反映未來 HLS 可能被顛覆或融入更大生態的節奏

這些指標的變動能夠提前 6–12 個月預示 HLS 在產業中的滲透率變化，尤其關注付費客戶案例的 PPT 資料和流片證明。

15. 信源

本文所涉資訊、資料主要引自以下可公開獲取的資料來源，供深入核查和延伸閱讀：

• Semico Research, “High-Level Synthesis Market: A Paradigm Shift,” 2021.
• ESD Alliance, “Electronic Design Market Data,” Q4 2023 Report.
• Xilinx/AMD, “Vitis HLS User Guide,” UG1399, 2021–2023; AMD 2023 Financial Results.
• Intel, “Intel High-Level Synthesis Compiler User Guide,” 2023; Intel 2023 Annual Report.
• Synopsys, “Symphony HLS: Breakthrough Design Productivity,” Datasheet 2022; Synopsys 2023 10-K.
• Cadence, “Stratus High-Level Synthesis,” Product Brief 2022; Cadence 2022 10-K.
• Siemens EDA, “Catapult High-Level Synthesis and Verification,” White Paper, 2023.
• 中國半導體行業協會，EDA 市場年度報告，2023.
• 華大九天招股說明書及年報（2022–2023）；鴻芯微納等公開新聞。
• Various: DAC, ICCAD proceedings, CIRCT/MLIR project documentation (llvm.org), 公開學術論文。

免責宣告：本文旨在提供產業技術科普與分析，內容基於截至 2024 年初公開資訊，不對任何公司或工具做出推薦。文中出現的公司名稱僅為說明產業關係，不構成任何投資、採購或買賣建議。具體市場資料、技術引數可能因口徑差異存在不同解讀，請以原始來源為準。