互連 RC 延遲（Interconnect RC Delay）
3 秒看懂
一句話定義：晶片內部導線的電阻（R）與電容（C）共同決定的訊號傳播延遲（τ ≈ R×C），是制約先進工藝效能提升的關鍵瓶頸之一。
類比：想像一根又長又細、包裹厚絕緣皮的水管——管壁粗糙（電阻大）、容積小、外壁吸水（電容大），水流（訊號）自然慢。工藝越先進，管子越細越密，水流越難快起來。
3 分鐘產業解釋
為什麼現在所有人都在談互連？
在深亞微米時代（約 0.18μm 至 90nm），互連延遲已超過電晶體本徵延遲，成為晶片效能的主要瓶頸，並隨工藝微縮不斷加劇。
這帶來的直接後果：
- 頻率提升放緩：即使電晶體更快，導線拖後腿，整體頻率上不去
- 功耗增加：RC 延遲導致訊號完整性下降，需要更多 buffer 驅動
- 設計複雜度飆升：工程師需要花大量精力在互連最佳化上
產業影響
| 環節 | 受影響方向 |
|---|---|
| 晶圓代工 | 必須投入新材料、新架構（Backside PDN、混合鍵合） |
| EDA 工具 | 時序分析、佈線演算法必須精確建模互連寄生引數 |
| 封裝 | 先進封裝（2.5D/3D）的核心動因之一就是縮短互連距離 |
| 材料供應商 | 低 k 介電材料、阻擋層金屬、銅填充新增劑成為研發熱點 |
15 分鐘專家深入
問題的本質：縮小 ≠ 變快
摩爾定律縮小電晶體的同時，互連線的三個關鍵維度變化：
| 維度 | 趨勢 | 對 R/C 的影響 |
|---|---|---|
| 線寬 W | 等比例縮小 | R ↑（截面積減小） |
| 線間距 | 等比例縮小 | C ↑（耦合增強） |
| 線長 L | 未必縮小 | R × C 大幅惡化（延遲 ∝ L²） |
核心矛盾：電阻率 ρ 因表面散射和晶界散射在奈米尺度下急劇上升（遠超體材料值），而介電常數 k 的降低遇到材料極限。
三層互連架構
現代晶片的金屬互連通常分為三層：
┌─────────────────────────────────────┐
│ M10-M15: 全域性層（Global） │ 長距離、寬線、低 R
├─────────────────────────────────────┤
│ M4-M9: 中間層（Intermediate） │ 中等距離
├─────────────────────────────────────┤
│ M1-M3: 區域性層（Local/Semi-Global） │ 短距離、細線、高 R
└─────────────────────────────────────┘
↑ RC 延遲最嚴重的區域RC 延遲在不同層級的主導因素不同：
- 區域性層：電阻主導（線極細，R 很大）
- 全域性層：電容主導（線長，耦合電容累積）
關鍵物理機制
1. 電阻率的尺寸效應
當互連線寬度接近或小於電子平均自由程（銅體材料約 39nm@室溫）時：
- 表面散射：電子撞擊線壁，能量損失
- 晶界散射：小尺寸下晶粒更小，晶界更密集
實際電阻率可比體材料高 2-5 倍 [學術估算，具體數值依賴工藝條件]。
2. 電容的構成
互連線總電容 C_total = C_ground + C_coupling
其中：
C_ground = 與襯底/相鄰層的對地電容
C_coupling = 與同層相鄰線的側向耦合電容（先進工藝中佔比可達 60-70%）3. RC 延遲公式（50% 傳播延遲近似）
對於長度為 L 的互連線，階躍響應 50% 延遲的常用近似公式為：
τ_RC ≈ 0.38 × R_line × C_line
（注：分散式 RC 線的 Elmore 延遲為 0.5 × R_line × C_line）
其中：
R_line = ρ_eff × L / (W × T) （有效電阻率 × 長度 / 截面積）
C_line ∝ ε_0 × k_eff × L （與介電常數和長度成正比）
因此：
τ_RC ∝ ρ_eff × k_eff × L² / (W × T)關鍵洞察：延遲與線長的平方成正比，這也是為什麼長線必須插入 buffer/repeater 的根本原因。
技術原理
等效電路模型
一條互連線可以用分散式 RC 梯形網路建模：
R/2 R/2 R/2 R/2
─┤├──/\/\/──┤├──/\/\/──┤├──/\/\/──┤├──/\/\/──┤├─
│ │ │ │ │
===C ===C ===C ===C ===C
│ │ │ │ │
─┴──────────┴──────────┴──────────┴──────────┴─
GND
分段數 N 越多，模型越精確
Elmore 延遲 = Σ(R_i × C_i_to_end)延遲與電晶體延遲的比較
| 工藝節點 | 趨勢（定性） |
|---|---|
| 較早節點（如 0.25μm+） | 電晶體延遲 ≈ 互連延遲 |
| 130nm 之後 | 互連延遲超過電晶體延遲，成為主要瓶頸 |
| 先進節點（如 7nm 以下） | 互連延遲 >> 電晶體延遲（可達 2-3 倍以上 [行業估算]） |
RC 延遲在時序路徑中的位置
時鐘週期 T ≥ T_clk-q + T_logic + T_routing + T_setup
其中 T_routing（互連延遲）佔比：
- 先進工藝中可達 50% 以上 [設計經驗估算]
- 特別是全域性訊號（如時鐘、匯流排）技術演進史
關鍵里程碑
| 時期 | 事件 | 意義 |
|---|---|---|
| 1960s-1990s | 鋁互連時代 | R 較高，但工藝簡單 |
| 1997 | IBM 首次量產銅互連 | 電阻率降低約 35%，里程碑式突破 |
| 2000s | 低 k 介電材料引入 | k 從 SiO₂ 的 ~4.0 降至 ~2.5-3.0 |
| 2000s 中期 | 雙大馬士革工藝成為主流 | 同時形成線和通孔，降低 R |
| 2010s | 超低 k（ULK, k≈2.5） | 機械強度弱，工藝難度大 |
| 2010s 中期 | 鈷/釕襯墊層替代鉭 | 降低阻擋層對有效銅截面的佔用 |
| 2020s | 背側供電網路（BSPDN） | 分離電源/訊號，減少正面互連擁擠 |
| 2020s | 混合鍵合 | 3D 堆疊中實現超高密度互連 |
演進邏輯
電晶體微縮 → 互連線更細 → RC 延遲惡化
↓
被迫創新：
├─ 降低 R：銅→鈷/釕襯墊→可能的金屬替換
├─ 降低 C：低 k→超低 k→空氣間隙
├─ 縮短距離：3D 堆疊、先進封裝
└─ 架構革新：BSPDN、chiplet技術路線對比
降低 RC 延遲的主要策略
| 策略 | 機制 | 成熟度 | 主要挑戰 |
|---|---|---|---|
| 銅互連最佳化 | 降低 R（新增劑、襯墊） | 量產 | 接近材料極限 |
| 低 k / 超低 k 介電 | 降低 C | 量產 | 機械強度弱、易碎裂 |
| 空氣間隙 | k ≈ 1.0，大幅降低 C | 量產（部分層級） | 工藝複雜、可靠性 |
| 鈷/釕替代銅 | 更好的尺寸效應、無阻擋層需求 | 研發/小規模 | 電阻率體材料比銅高 |
| BSPDN | 縮短線長、減少擁擠 | 量產（Intel 20A+） | 工藝成本、熱管理 |
| 3D 堆疊 | 大幅縮短互連距離 | 量產（HBM、3D NAND） | 散熱、良率 |
| 光互連（OIO） | 徹底消除 R（光子） | 早期研發 | 成本、整合度、功耗 |
低 k 材料體系
| 材料型別 | 介電常數 k（估算範圍） | 應用階段 |
|---|---|---|
| SiO₂ | ~4.0 | 歷史（90nm 以前） |
| SiCOH（低 k） | ~2.7-3.0 | 成熟量產 |
| 超低 k（ULK） | ~2.2-2.5 | 先進節點量產 |
| 空氣間隙 | ~1.0 | 部分層級量產 |
| 多孔材料 | ~1.5-2.0 | 研發階段 |
上下游
產業鏈定位
上游材料 本環節 下游應用
┌─────────────┐ ┌──────────────┐ ┌─────────────┐
│ 銅/鈷/釕靶材 │ │ │ │ 先進邏輯晶片 │
│ 低 k 前驅體 │────────→│ 互連工藝 │────────→│ AI/HPC 處理器 │
│ CMP 漿料 │ │ EDA 設計 │ │ 儲存器 │
│ 光刻膠/掩膜 │ │ │ │ 先進封裝 │
└─────────────┘ └──────────────┘ └─────────────┘關鍵供應商分佈
| 環節 | 代表廠商 |
|---|---|
| 銅/鈷靶材 | 霍尼韋爾、JX金屬、普萊克斯 |
| 低 k 前驅體 | 默克、Entegris、液化空氣 |
| EDA 互連建模 | Synopsys、Cadence、Siemens EDA |
| CMP 裝置/材料 | Applied Materials、Cabot Micro |
| 先進封裝互連 | ASE、Amkor、台積電、Intel |
關鍵指標
核心引數
| 指標 | 定義 | 最佳化方向 |
|---|---|---|
| 線電阻（R/□ 或 Ω/mm） | 單位長度電阻 | 越低越好 |
| 線電容（C/length） | 單位長度電容 | 越低越好 |
| RC 延遲（ps/mm） | 單位長度延遲 | 越低越好 |
| 有效電阻率 ρ_eff | 含尺寸效應的實際電阻率 | 越接近體材料越好 |
| 介電常數 k | 決定電容大小 | 越低越好 |
| 最小間距（Pitch） | 同層金屬線中心距 | 影響密度和耦合 |
| 電遷移壽命 | 高電流下原子遷移導致斷線的時間 | 越長越好 |
各層級金屬典型特性（定性）
| 金屬層 | 寬度 | 厚度 | 用途 | RC 特點 |
|---|---|---|---|---|
| M1（區域性） | 最窄 | 最薄 | 標準單元內部 | R 極高，C 中等 |
| M2-M3（半全域性） | 中等 | 中等 | 模組內部 | R、C 平衡 |
| M4-M9（中間） | 較寬 | 較厚 | 跨模組 | R 較低 |
| M10+（全域性） | 最寬 | 最厚 | 時鐘、電源、匯流排 | C 主導 |
供需與市場資料
市場影響維度
互連技術雖非獨立市場，但深刻影響以下領域：
| 領域 | 影響方式 | 規模參考 |
|---|---|---|
| EDA 工具 | 互連建模、時序籤核是核心功能 | 全球 EDA 市場 ~$150 億（2023，[行業估算]） |
| 先進封裝 | 縮短互連是核心驅動力之一 | 先進封裝市場增速 >20% CAGR [行業報告] |
| 互連材料 | 低 k、靶材、阻擋層需求增長 | 未獨立統計 |
| 製程裝置 | CMP、刻蝕、沉積裝置需求 | 受益於工藝複雜度提升 |
研發投入方向
互連相關研發重點（近期）：
├─ BSPDN 工藝整合
├─ 超低 k 材料的可靠性
├─ 釕/鉬替代銅的可製造性
├─ 混合鍵合的 pitch 縮小
└─ 光互連（OIO）的早期探索代表公司與資本對映
晶圓代工/IDM
| 公司 | 互連技術版面配置 | 公開資訊 |
|---|---|---|
| 台積電 | N3/N2 的互連最佳化、CoWoS/InFO 封裝 | 先進封裝是 AI 晶片關鍵瓶頸 |
| Intel | 20A/18A 引入 BSPDN、PowerVia | 首個量產 BSPDN 的廠商之一 |
| 三星 | GAA + 互連協同最佳化 | 具體互連規格揭露較少 |
| IMEC | 歐盟互連研究中心、釕/鉬研究 | 產學研合作模式 |
EDA 三巨頭
| 公司 | 互連相關能力 |
|---|---|
| Synopsys | StarRC 寄生提取、ICC 佈線 |
| Cadence | Quantus 寄生提取、Innovus 佈線 |
| Siemens EDA | Calibre 寄生提取、驗證 |
材料/裝置
| 公司 | 領域 | 關聯 |
|---|---|---|
| Entegris | 低 k 前驅體、CMP 漿料 | 互連材料核心供應商 |
| Applied Materials | CMP、薄膜沉積 | 互連工藝裝置龍頭 |
| ASM Pacific / ASM International | ALD/CVD 裝置 | 薄膜沉積關鍵 |
投資邏輯
核心觀點
互連 RC 延遲是“後摩爾時代”的顯性瓶頸，相關創新獲得確定性需求拉動。
受益邏輯拆解
電晶體微縮放緩
↓
效能提升靠互連創新
↓
┌──────────────────────────────────────────────┐
│ 1. 新材料（低 k、釕、鈷）→ 材料公司 │
│ 2. 新架構（BSPDN、3D）→ 裝置公司、代工廠 │
│ 3. 新設計方法 → EDA 公司 │
│ 4. 新封裝 → 封測公司、載板公司 │
└──────────────────────────────────────────────┘風險提示
- 新材料驗證週期長：釕替代銅可能需要多年量產驗證
- 良率風險：超低 k 材料機械效能弱
- 地緣政治：先進工藝裝置出口管制影響研發進度
- 替代路線不確定性：光互連等顛覆性技術時間表不明確
常見誤讀糾偏
❌ 誤讀一：“銅互連即將被完全替代”
糾偏：銅在中高層金屬（M4+）仍有顯著優勢（低體電阻率、成熟工藝），短期內被全面替代的可能性很低。研究熱點是區域性層（M1-M3）的襯墊層或線體材料替換，而非全盤替換。
❌ 誤讀二：“低 k 材料越低越好”
糾偏：介電常數 k 越低，材料機械強度越差，CMP 拋光時容易損傷、後續工藝可靠性下降。存在工藝視窗與 k 值的 trade-off。此外，k 值過低的材料往往需要多孔結構，孔洞會吸收水分導致 k 值漂移。
❌ 誤讀三：“RC 延遲隻影響訊號線，電源網路不受影響”
糾偏：電源分配網路（PDN）同樣受 RC 延遲影響，表現為 IR drop 和電壓噪聲。BSPDN 的核心價值之一就是降低電源網路的 IR drop，通過背面更寬更厚的金屬層實現。
❌ 誤讀四：“3D 堆疊可以徹底解決互連延遲問題”
糾偏：3D 堆疊縮短了晶片間互連距離，但晶片內互連 RC 問題依然存在。此外，3D 堆疊引入新的挑戰：熱密度疊加、層間對準、TSV/混合鍵合的寄生引數。
學習路徑
入門
- 《CMOS VLSI Design》（Weste & Harris）— 第 5 章互連基礎
- ITRS（國際技術路線圖）— 互連部分的歷史回顧
進階
- 《VLSI Physical Design》（Kahng 等）— 互連建模與時序
- IEEE IEDM 會議論文 — 歷年互連 session
- IMEC 年度技術論壇（IMEC Technology Forum）— 互連前沿
專家
- IRPS（國際可靠性物理研討會）— 電遷移、TDDB 可靠性
- 台積電/Intel/Samsung 技術大會（Tech Symposium）— 官方路線圖
- 學術期刊：IEEE EDL、IEEE TED、VLSI Symposium
實踐工具
- 使用 Synopsys HSPICE 或 Cadence Spectre 進行 RC 網路模擬
- 瞭解 Calibre xRC / StarRC / Quantus 的寄生提取流程
一句話總結
互連 RC 延遲是先進工藝的“隱形天花板”——電晶體再快，導線跟不上也白搭；破解它需要材料、架構、封裝的系統性創新，這正是當前半導體產業鏈最活躍的技術前沿之一。
延伸閱讀與來源
| 來源 | 內容 | 連結/說明 |
|---|---|---|
| ITRS/IRDS 路線圖 | 互連技術預測 | irds.ieee.org |
| IEEE IEDM 歷年論文 | 互連 session | IEEE Xplore |
| IMEC 官網 | 互連研究進展 | imec-int.com |
| 台積電技術論壇 | 官方路線圖 | tsmc.com |
| Intel Foundry Direct Connect | PowerVia/BSPDN 介紹 | intel.com |
| ”Interconnect Scaling” 綜述文章 | 學術總結 | 檢索 IEEE/ACM 資料庫 |
免責宣告：本文基於公開技術文獻與行業通用知識編寫，部分具體資料為行業估算或定性描述，未經廠商官方確認。投資決策請以官方揭露為準。