IR Drop（電壓降）

3 秒看懂

一句話：電流流過片上電源網路的電阻，產生電壓損耗（V=IR），電壓越低、晶片越不”健康”。 IR Drop 是每顆晶片從設計到量產都繞不開的”電壓保衛戰”——它直接決定晶片能不能跑滿頻率、會不會功能出錯。

3 分鐘產業解釋

為什麼 IR Drop 現在是熱門話題？

IR Drop（電源壓降）並非新概念，但在 AI 晶片時代其重要性被急劇放大，核心邏輯鏈條如下：

製程微縮 → 金屬線更細 → 電阻↑ → IR Drop 更嚴重
        ↘
晶片面積增大（AI 訓練晶片常見 >600mm²） → 電流路徑更長 → IR Drop ↑
        ↘
功耗密度飆升（AI 晶片 TDP 普遍 300W-1000W+） → 電流需求暴增 → IR Drop ↑
        ↘
供電電壓持續走低（先進節點 &lt;0.8V 典型值） → 電壓裕量收窄 → 同樣 5% 壓降的絕對值更小但影響更大

產業影響維度：

受影響環節	後果
時序收斂（Timing Closure）	電壓降低 → 標準單元延遲增大 → setup/hold 違例 → 晶片跑不到目標頻率
功能正確性	極端 IR Drop 可能導致儲存單元（SRAM/暫存器）翻轉失敗 → 邏輯錯誤
可靠性/老化	區域性熱點區域電流密度高 → 電遷移（Electromigration）加劇 → 壽命縮短
量產良率	IR Drop 分析不充分 → 矽片實測頻降（silicon speed binning 降級）
EDA 流程週期	IR Drop 修復迭代是物理籤核（signoff）的主要時間消耗之一

關鍵認知：IR Drop 不是一個”是否發生”的問題——它永遠存在；問題是”是否大到不可接受”。

15 分鐘專家深入

IR Drop 在 AI 晶片設計流程中的位置

RTL Design → Synthesis → Floorplan → Placement → CTS → Routing → Signoff
                                                              ↓
                                                    ┌──────────────────┐
                                                    │ IR Drop Analysis  │ ← 與 STA、DRC 並列為籤核三巨頭
                                                    │ (Static/Dynamic)  │
                                                    └──────────────────┘
                                                              ↓
                                                    Pass? → Tape-out
                                                    Fail? → 回溯修改 PDN / Floorplan

兩種分析模式

型別	分析物件	計算複雜度	典型使用場景
Static IR Drop	基於平均功耗的穩態壓降	較低	早期 PDN 評估、快速篩選
Dynamic IR Drop	基於時間步進的瞬態模擬，捕捉同時翻轉（simultaneous switching）造成的區域性電壓塌陷	極高（需百萬節點級網格+全晶片活動向量）	籤核階段、封裝協同分析

Dynamic IR Drop 遠比 Static 更難、更關鍵。 典型的風險場景：

時鐘樹同時翻轉（clock tree switching）： 全片時鐘網路在時鐘沿同時切換，瞬間抽取大電流，造成全域性性電壓谷
SRAM 陣列讀寫： 大容量 SRAM（如 AI 晶片的片上快取）在讀寫時集中抽取電流
HBM PHY 介面： 高頻寬記憶體介面持續高頻翻轉，對區域性 PDN 壓力巨大

對 AI 晶片的特殊挑戰

功耗規模： AI 訓練晶片 TDP 普遍在 300W–1000W+ 量級 [行業公開資料/產品規格]，片上電流可達數百安培，對 PDN 阻抗要求極為苛刻
Die 面積： 先進 AI 晶片面積常逼近或超出單個光罩極限（reticle limit, ~858mm²），部分採用 Multi-die/Chiplet 架構；面積越大，電源從 pad 到遠端的路徑電阻越大
異構整合： Chiplet 架構下，PDN 需跨越 die-to-die 介面（如 UCIe），電源完整性分析的維度從”一顆 die”擴充套件到”封裝級系統”
高頻切換密度： AI 推論/訓練負載下，矩陣乘法單元（如脈動陣列、向量單元）大面積同時活動，動態 IR Drop 風險極高

技術原理

基本物理：歐姆定律在片上電源網路的應用

IR Drop = I × R

其中：
  I = 流過該段金屬互連的電流
  R = 該段金屬互連的等效電阻

片上電源分配網路（Power Delivery Network, PDN）的典型結構：

                 ┌─────────────────────────────────────┐
                 │           封裝 (Package)              │
                 │   C4 bump / μ-bump / Pillar          │
                 └──────────────┬──────────────────────┘
                                │  ← 封裝級寄生電阻/電感
                 ┌──────────────┴──────────────────────┐
                 │         On-chip PDN 層級             │
                 │                                      │
                 │   ┌─ Upper Metals (M10-M14等厚金屬) ──┐  ← 主幹電源網格（最寬、最低阻）
                 │   │   寬電源條帶 (Power Straps)       │
                 │   └──────────┬─────────────────────┘
                 │              │
                 │   ┌─ Middle Metals ──────────────────┐  ← 區域分配層
                 │   │   中等寬度走線                    │
                 │   └──────────┬─────────────────────┘
                 │              │
                 │   ┌─ Lower Metals (M1-M3等薄金屬) ───┐  ← 末端配送到標準單元
                 │   │   窄走線、Via 連線                │
                 │   └──────────────────────────────────┘
                 │                                      │
                 │   標準單元 VDD/VSS Pin ← 最終供電點  │
                 └─────────────────────────────────────┘

注意： 上述金屬層數為示意，具體層數因工藝節點和工藝選項（如 TSMC 的不同 metal option）而異。

關鍵寄生引數與建模

每段金屬互連的電阻：

R = ρ × L / (W × T)

其中：
  ρ = 金屬電阻率（銅互連 ~1.7–2.2 μΩ·cm，隨線寬縮小時因表面/晶界散射而增大）
  L = 線段長度
  W = 線寬
  T = 金屬層厚度

先進節點的關鍵趨勢：

隨製程微縮，W 和 T 都在減小 → 單位長度電阻顯著上升
銅互連在極窄線寬下的電阻率因散射效應而高於體材料值（這是互連領域的經典研究課題）
部分前沿研究探索釕（Ru）、鉬（Mo）等替代金屬，但截至知識截止日尚未大規模量產替代銅

電壓降的組成

在實際片上分析中，總電壓降通常分解為：

V_drop_total = V_drop_package + V_drop_on-chip-grid + V_drop_local

其中：
  V_drop_package  = 封裝級壓降（從 VRM 到 C4/μ-bump）
  V_drop_on-chip  = 片上電源網格的壓降（從 bump 到標準單元 pin）
  V_drop_local    = 標準單元內部的區域性壓降

Dynamic IR Drop 的瞬態機理

時間軸示意（一個時鐘週期內）：

電壓 V
  ^
  │  VDD_nom
  │ ──────────╲                        ╱──────────
  │            ╲    ↙ Clock edge      ╱
  │             ╲  (大量門同時翻轉)   ╱
  │              ╲__________________╱
  │                 ↑                ↑
  │            Dynamic IR Drop 峰值谷
  │
  └──────────────────────────────────────────────> 時間 t
       ◄─ 低活動期 ─►◄─ 高活動期 ─►◄─ 恢復 ─►

動態 IR Drop 的峰值取決於：

同時翻轉的門數量和驅動強度（負載電容 × 翻轉率 = 抽取電流）
PDN 的瞬態阻抗（含去耦電容 decap 的響應）
電流變化速率 dI/dt（通過封裝級寄生電感產生 L·dI/dt 壓降）

去耦電容（Decoupling Capacitor）的角色

          VDD
           │
     ┌─────┴─────┐
     │   Decap    │  ← 在高頻時充當區域性電荷儲備
     │   Cell     │     減緩電壓跌落速度
     └─────┬─────┘
           │
     ┌─────┴─────┐
     │  Logic    │  ← 邏輯閘抽取電流
     │  Cells    │
     └─────┬─────┘
           │
          VSS

Decap 的作用是在電流突變瞬間提供區域性電荷補充，降低 PDN 阻抗的高頻分量。在 AI 晶片設計中，片上 decap 面積佔比通常顯著 [具體比例因設計而異，通常在 5%–15% 範圍，屬於行業經驗值]。

關鍵 EDA 工具

工具	廠商	功能定位
RedHawk (及 RedHawk-SC)	Ansys (原 Apache)	業界主流的晶片級 power integrity / EM 籤核工具
Voltus	Cadence	Cadence 流程下的 IR Drop / EM 分析
PrimeRail	Synopsys	Synopsys 流程下的功耗完整性分析
Totem	Ansys	模擬/混合訊號 IR Drop 分析

三大 EDA 廠商各有一套完整的 IR Drop 籤核方案，實際選擇通常與客戶的主設計流程（Innovus/ICC2/Fusion Compiler）繫結。

技術演進史

時期	工藝節點	IR Drop 嚴峻程度	關鍵變化
2000 年代初	180nm–90nm	中等	IR Drop 問題開始被系統關注，早期 EDA 工具出現
2005–2010	65nm–40nm	顯著上升	低 k 介電材料引入、銅互連全面普及；供電電壓從 >1V 降至 ~0.9–1.0V；Dynamic IR Drop 成為籤核必備
2010–2015	28nm–16nm/14nm	高	FinFET 引入（雖改善短溝道效應，但功率密度上升）；片上 PDN 設計更精細；高壓域劃分（voltage domain）成為常規手段
2015–2020	10nm–7nm	很高	EUV 部分引入；金屬層變薄、電阻率惡化；AI 晶片崛起帶來功耗暴增；Chiplet 開始出現
2020–至今	5nm–3nm	極高	N3（TSMC）仍為 FinFET [據公開資訊]；N2 將轉向 GAA/nanosheet [據 TSMC 公開路線圖]；供電電壓進一步壓縮；背面供電網路（Backside Power Delivery, BSPDN）成為關鍵技術突破方向

背面供電（BSPDN）——IR Drop 的範式革新

傳統 PDN 與訊號線共享正面金屬層，互相擠佔資源。背面供電將電源網路移至晶圓背面，專用、厚、低阻的電源路徑：

傳統結構（Frontside PDN）:          背面供電（Backside PDN）:

  ┌─ 訊號+電源 混合金屬層 ─┐          ┌─ 訊號金屬層（正面）─────────┐
  │  互相競爭佈線資源       │          │  不再被電源條帶擠佔         │
  └────────────────────────┘          └────────────────────────────┘
                                      ┌─ 晶圓襯底 ──────────────────┐
                                      └────────────────────────────┘
                                      ┌─ 專用電源金屬層（背面）──────┐
                                      │  更寬、更厚、阻抗更低        │
                                      └────────────────────────────┘

BSPDN 的預期收益 [綜合行業研究/學術文獻的定性表述]：

IR Drop 可顯著降低（定量改善因設計而異）
正面訊號佈線資源釋放，可能帶來效能/面積雙收益
Intel（PowerVia）、TSMC、Samsung 均有相關技術版面配置

技術路線對比

IR Drop 緩解策略對比

策略	原理	優勢	侷限	適用階段
加寬電源條帶	降低 PDN 電阻	直接有效	佔用佈線面積，可能影響訊號佈線擁塞	設計中期
增加 Via 數量	降低層間接觸電阻	區域性改善顯著	Via 規則受 DRC 約束	版面配置佈線階段
插入 Decap 單元	提供區域性電荷儲備，降低高頻阻抗	改善 Dynamic IR Drop	佔用面積、增加漏電	版面配置階段
多電壓域設計	對不同模組採用不同供電電壓	按需供電，降低總功耗	增加設計複雜度、需要 level shifter/isolation	架構/RTL 階段
電壓域感知版面配置	高功耗模組靠近電源 pad	縮短大電流路徑	與 PPA 目標可能衝突	Floorplan 階段
封裝級最佳化	更多電源 bump、低阻封裝基板	降低封裝級壓降	封裝成本上升	封裝/系統設計
背面供電（BSPDN）	專用低阻電源路徑	根本性改善	工藝複雜度極高、成本高	未來先進節點
自適應電壓調節（AVS/DVFS）	即時感知電壓/溫度，動態調節供電	在執行時補償	需要片上感測器、控制迴路	執行時

上下游

上游（影響 IR Drop 的輸入要素）

  工藝節點選擇 ──────→ 金屬層電阻率、金屬層厚度/寬度
  EDA 工具能力 ──────→ IR Drop 分析精度、自動修復能力
  封裝方案 ──────────→ Bump 數量/間距、封裝基板阻抗
  電源管理晶片 (PMIC/VRM) ─→ 供電電壓精度、電流能力
  設計架構 ──────────→ 功耗分佈特徵、電壓域劃分

下游（IR Drop 產生的影響）

  時序籤核 (STA) ────→ IR Drop 資料用於 derating / voltage-aware STA
  可靠性籤核 (EM) ───→ 電流密度 + IR Drop → 電遷移風險評估
  良率 / Binning ────→ IR Drop 不均 → 頻率分佈分散 → 良率影響
  系統級熱管理 ──────→ IR Drop 與熱耦合（溫度↑ → 電阻↑ → IR Drop↑ → 功耗變化 → 溫度變化）
  軟體/編譯器 ──────→ 動態工作負載排程可影響 IR Drop 熱點分佈（長鏈條，但正在被關注）

關鍵指標

指標	定義	典型籤核閾值（量級參考）
IR Drop（絕對值）	供電點與標準單元 VDD pin 間的電壓差	通常要求 <標稱電壓的 5%–10%（如標稱 0.75V，容許 ~37–75mV）
IR Drop（百分比）	V_drop / VDD_nominal × 100%	< 5% 為較好設計 [行業經驗值]
PDN 阻抗（Z_PD）	電源分配網路在目標頻率下的等效阻抗	越低越好；目標通常在 mΩ 級別 [設計相關]
電流密度（J）	單位截面積的電流（A/μm² 或 MA/cm²）	需低於工藝定義的 EM 限制
dI/dt	電流變化速率	封裝級電感 × dI/dt = 感性 IR Drop 的主要來源
Decap 覆蓋率	去耦電容面積 / 總設計面積	[因設計而異，通常 5%–15% 範圍]

注意： 上述”典型閾值”為行業經驗值範圍，具體籤核標準因工藝、設計目標、客戶要求而異，無法給出統一精確數字。

供需與市場資料

IR Drop 本身不是獨立”產品”，而是貫穿 EDA + 晶片設計 + 封裝的核心約束

維度	要點
EDA 工具市場	IR Drop 分析是 EDA 功耗完整性（Power Integrity）工具的核心功能，包含在三大 EDA 廠商（Synopsys/Cadence/Ansys）的籤核套件中；全球 EDA 市場規模約 ~150–160 億美元（2023 年）[行業報告估算]
設計服務需求	每顆先進製程晶片都必須通過 IR Drop 籤核，AI 晶片因功耗/面積大，IR Drop 分析與修復迭代週期更長 → 對 EDA 算力和工程師時間需求更大
先進封裝拉動	2.5D/3D 封裝（如 CoWoS-S/L/R、EMIB 等）使 PDN 分析從單 die 擴充套件到多 die + interposer + 基板 → 分析複雜度和計算量顯著增加
BSPDN 產業化前景	背面供電技術正在從研發走向量產匯入階段，Intel 已在部分節點應用 PowerVia [據公開資訊]；TSMC、Samsung 亦有相關技術儲備

IR Drop 對 AI 晶片的特殊供需矛盾

需求側：AI 晶片功耗↑ + 面積↑ + 供電電壓↓ → IR Drop 分析更復雜、更重要
供給側：BSPDN 尚未全面量產 → 依賴傳統正面 PDN + EDA 最佳化 → 最佳化空間受工藝限制
                   ↓
          IR Drop 成為先進 AI 晶片設計的關鍵瓶頸之一

代表公司與資本對映

公司	與 IR Drop 的關係	關注點
Synopsys (SNPS)	PrimeRail 工具提供 IR Drop/EM 籤核	EDA 三巨頭之一，籤核工具營收
Cadence (CDNS)	Voltus 工具提供 IR Drop/EM 籤核	同上；與 Innovus 深度整合
Ansys (ANSS)	RedHawk / RedHawk-SC 為業界標杆級 IR Drop 工具 [業內公認]	2024 年被 Synopsys 提議收購（該交易在推進中），整合後將強化 power integrity 工具鏈
TSMC (TSM)	提供工藝設計套件（PDK）中的 PDN 設計指南；推進背面供電技術	IR Drop 約束是 PDK 的重要組成部分
Intel (INTC)	PowerVia 背面供電技術的先行者	BSPDN 量產進度是關鍵觀察點
Samsung	先進工藝節點的 PDN 最佳化	GAA/nanosheet 節點的 PDN 方案
AI 晶片設計公司 (NVIDIA, AMD, Google, 各 AI 晶片創業公司)	IR Drop 是其晶片設計籤核的關鍵瓶頸	大 die + 高功耗 → IR Drop 修復迭代對 TTM 有實質影響

產業觀察

核心觀察線索

EDA 工具的不可替代性
- IR Drop 籤核是晶片流片的”硬性關卡”，無工具可繞過
- 先進節點 + AI 晶片 → 分析複雜度↑ → 工具使用時長↑ → EDA 訂閱營收增長的微觀驅動力之一
- Ansys 收購案（Synopsys 擬收購）的邏輯之一即強化 power integrity/多物理場分析能力
BSPDN 技術是中長期關鍵變數
- 背面供電一旦在先進節點量產，將從根本上改善 IR Drop，同時釋放正面佈線資源
- 產業鏈影響：率先量產 BSPDN 的晶圓廠（如 Intel PowerVia 進度）會影響相關裝置、材料和工藝驗證需求
- 風險：工藝複雜度高，量產時間線存在不確定性
先進封裝對 PDN 的新需求
- 2.5D 封裝（如 CoWoS-S/L/R）中，interposer 的電源分配也需要 IR Drop 分析
- 封裝級模擬需求增加 → 封裝設計工具和模擬能力的價值提升
AI 晶片設計週期的隱性成本
- IR Drop 修復迭代是 AI 晶片 tape-out 前的主要時間/人力消耗
- 對 EDA 算力需求大 → 會增加雲端運算 EDA（Cloud EDA）模式的應用場景

風險提示

IR Drop 分析嵌入在 EDA 綜合工具鏈中，難以單獨定價/度量其商業價值
BSPDN 產業化進度不及預期可能延緩技術紅利釋放
AI 晶片若轉向更多 chiplet 架構，PDN 分析的邊界可能從晶片級擴充套件到系統級，但也可能帶來新的標準化挑戰

常見誤讀糾偏

誤讀 1：“IR Drop 只要在籤核階段修就行了”

糾偏： IR Drop 最佳化應貫穿設計全流程，而非籤核階段的”補救”。

正確的做法：
  架構階段 → 功耗預算分配 → Floorplan 階段 → PDN 初步規劃 →
  版面配置階段 → IR Drop 早期預估 → 路由階段 → PDN 完善 →
  籤核階段 → 精確分析 → (如有問題) 迭代

錯誤的做法：
  前期不關注 → 籤核發現大面積違例 → 代價巨大的回溯修改（可能要改 Floorplan 甚至架構）

越早考慮 IR Drop，修復成本越低。籤核階段的 IR Drop 違例如果根源於 Floorplan/架構問題，修復代價可能是數週級別的重新迭代。

誤讀 2：“Dynamic IR Drop 和 Static IR Drop 差不多，做其中一個就夠了”

糾偏： 兩者捕捉的問題完全不同，都必須做。

Static IR Drop 基於平均功耗假設，假設電流均勻/恆定分佈 → 適合評估 PDN 的”基礎設施”是否足夠
Dynamic IR Drop 捕捉的是瞬時電流峰值導致的電壓塌陷 → 實際晶片工作中，某些時鐘週期內大面積同時翻轉可產生遠超平均值的瞬時電流

一個通過了 Static IR Drop 但未通過 Dynamic IR Drop 的設計是完全可能的（尤其在時鐘樹密度高、SRAM 訪問密集的 AI 晶片中）。

誤讀 3：“加更多去耦電容（Decap）就一定能解決 IR Drop”

糾偏： Decap 主要改善高頻段的 PDN 阻抗（即 Dynamic IR Drop 的快速瞬態部分），但對低頻/穩態的 IR Drop 改善有限——後者主要靠降低 PDN 的直流電阻（更寬的金屬線、更多的 Via、更近的電源 pad）。

過度使用 Decap 還會帶來副作用：

佔用有效面積 → 可能影響邏輯密度
增加漏電功耗（先進工藝下 Decap 的柵極漏電不可忽略）
增加設計複雜度

誤讀 4：“先進工藝的 IR Drop 一定比成熟工藝更嚴重”

糾偏： 先進工藝確實在互連層面面臨更大挑戰（電阻率上升、金屬層變薄），但先進工藝也帶來了更多緩解手段：

更多金屬層（用於 PDN 的選擇更多）
FinFET/GAA 器件在同等效能下可能功耗更優
EDA 工具分析精度和最佳化能力持續提升
BSPDN 等新技術（未來）

關鍵不在於工藝節點的絕對數字，而在於功耗密度（W/mm²）和供電電壓裕量的綜合權衡。

學習路徑

入門

教科書基礎： 閱讀 VLSI 物理設計教科書中關於 Power Delivery Network 的章節（如 Rabaey《Digital Integrated Circuits》或 Kahng 等《VLSI Physical Design》的相關章節）
EDA 廠商文件： Cadence/Synopsys/Ansys 官方關於 IR Drop 分析的應用筆記（Application Note），通常可在官網免費獲取

進階

學術論文： 搜尋 IEEE/ACM 關於 “power grid analysis” “IR drop” 的論文，特別關注 ISSCC、DAC、ICCAD 等會議的相關工作
TSMC/Samsung/Intel 技術研討會（Technology Symposium）材料： 關於先進節點 PDN 挑戰和 BSPDN 的公開演講

實踐

開源 EDA 流程體驗： OpenROAD 等開源 EDA 專案包含基礎的 IR Drop 分析能力，可用於學習基本流程
EDA 工具實操： 如果有 Cadence/Synopsys/Ansys 的工具訪問權限，實際跑通一個完整的設計 → IR Drop 分析 → 修復迭代流程是最有效的學習方式

高階

BSPDN 與先進封裝： 關注 IEDM、VLSI Symposium 上關於背面供電、3D 整合中 PDN 的最新論文
AI 晶片 PDN 案例研究： 關注 NVIDIA、AMD、Google TPU 等公開發表的晶片技術論文中關於電源設計的討論

一句話總結

IR Drop 是晶片電源分配網路中”電流×電阻”導致的不可避免的電壓損耗，在 AI 晶片功耗/面積/頻率持續攀升的今天，它從一個”籤核檢查項”升級為貫穿架構-設計-封裝全流程的核心約束條件，直接影響晶片能否跑到目標頻率、是否可靠工作、能否按時流片。

延伸閱讀與來源

來源	內容	備註
Ansys RedHawk 產品頁	IR Drop / EM 分析工具介紹與白皮書	ansys.com
Cadence Voltus 產品頁	Power Integrity 分析工具文件	cadence.com
Synopsys PrimeRail 文件	IR Drop 籤核流程	synopsys.com
TSMC Technology Symposium (年度)	先進節點 PDN 挑戰、BSPDN 路線圖	tsmc.com
Intel Innovation / Architecture Day	PowerVia 技術介紹	intel.com
IEEE Transactions on CAD	Power Grid Analysis 相關學術論文	IEEE Xplore
DAC (Design Automation Conference) 論文集	IR Drop 分析演算法與 EDA 工具研究	dac.com
Rabaey, Chandrakasan, Nikolic《Digital Integrated Circuits》	VLSI 功耗與供電基礎理論	教科書
IEDM / VLSI Symposium 論文	BSPDN、先進互連的最新進展	IEEE

宣告： 本頁技術內容基於公開的行業知識和工程常識編寫。具體工藝引數、工具版本號、公司財務資料等如無特別標註來源，則為行業通用知識或定性表述。如有精確資料需求，請參閱對應廠商的官方技術文件和財務報告。