中道工藝 (MEOL)

1. 3秒看懂

中道工藝 (Middle-End-of-Line, MEOL) 是晶片製造流程中介於前道（晶圓製造，FEOL）與後道（多層金屬互連，BEOL）之間的關鍵過渡階段。它的核心任務是在已製成的電晶體上方形成接觸孔和區域性互連層（如M0層），將電晶體的源、漏、柵極引出，連通至第一層全域性金屬互連，併為後續晶圓級工藝提供平整可靠的介面。MEOL 是連線電晶體與互連的橋樑，其質量直接決定晶片的效能、功耗與良率。

2. 3分鐘產業解釋

把一枚先進晶片想像成一座超級微型城市。

• 前道 (FEOL) 是在矽地基上建造一棟棟超高密度的電晶體大樓，好比城市的“核心建築”。
• 後道 (BEOL) 則是在這些大樓之間搭建多層立體交通網與出城高速（多層金屬互連、封裝基板、凸塊等），讓這座城市能高效地對外通訊。

那麼，中道 (MEOL) 就是每一棟大樓的“入戶管線工程”。它具體完成兩件事：

1. 接觸層形成：在電晶體上方沉積絕緣介質，通過光刻和等離子體刻蝕開出微小的接觸孔，再用金屬鎢(W)或鈷(Co)填充，形成連線電晶體源漏柵的“入戶介面”。
2. 區域性互連：緊接著建置最低層的本地互連線（如M0層），把相鄰幾個電晶體接成小規模單元，好比把同一樓層或相鄰大樓的入戶管線在低空匯聚，再統一接入城市主立交（M1層）。

在先進封裝時代，晶圓減薄、矽通孔(TSV)、微凸塊等步驟常在晶圓廠完成，且與MEOL緊密銜接，但產業界普遍將這類工藝劃歸先進封裝（後道前移），而非MEOL本身。MEOL承擔的始終是電晶體接入與區域性連線這一獨特功能，是影響晶片寄生引數和可製造性的敏感工藝段。

3. 技術原理

中道工藝的技術原理圍繞薄膜沉積、圖形化、填充、平坦化四大工步展開，其流程與BEOL的“大馬士革鑲嵌”不同，更強調小尺寸無空隙填充。

基本工藝步驟（以FinFET/GAA先進節點為例）

前道電晶體及矽化物完成
        ↓
[1] 沉積接觸層介質(ILD0) → 典型採用低k碳摻雜氧化物(SiCOH)或SiO₂
        ↓
[2] 光刻定義接觸孔圖形 → 使用浸沒式DUV光刻或EUV
        ↓
[3] 高深寬比干法刻蝕 → 形成接觸孔，停在矽化物或源漏區
        ↓
[4] 沉積阻擋層/襯墊層 → Ti/TiN等，增強附著與阻擋擴散
        ↓
[5] 填充導電金屬 → 化學氣相沉積(CVD)鎢(W)或鈷(Co)，工藝要求無空洞
        ↓
[6] 化學機械拋光(CMP) → 移除表面多餘金屬，實現平坦化
        ↓
[7] 沉積M0介質 → 類似BEOL低k介質
        ↓
[8] 區域性互連(M0)圖形化、刻蝕、金屬填充、CMP →
        金屬多為W或Co，形成區域性連線
        ↓
[備] 重複部分步驟 → 某些工藝含M0之上還有Mint層
        ↓
隨後進入BEOL (M1及更高層)

技術內涵

• 接觸電阻(Rc)的微觀本質：Rc由金屬/半導體介面肖特基勢壘、矽化物電阻、接觸孔填充金屬電阻串聯決定。MEOL工藝通過最佳化矽化物組分（如NiPtSi、TiSi）、沉積超薄高覆蓋阻擋層、採用低電阻率填充金屬來降低Rc。
• 寄生電容控制：接觸孔周邊介質與M0介質均採用低k材料，以降低電晶體輸出端電容負載，延遲和動態功耗最佳化可受益。但低k材料機械強度弱，CMP及後續熱工藝中易發生分層或斷裂，需引入過渡層、應力緩衝設計。
• 填充挑戰：原子層沉積(ALD)保形性好，常用於阻擋層和襯墊層；而W或Co的CVD/PVD填充過程中，深寬比大於10:1時容易出現夾斷和空洞，需採用脈衝成核、高溫迴流或選擇性沉積等先進工藝。

4. 關鍵引數

評估MEOL工藝技術水平及對晶片效能影響的核心引數（注：由於具體節點資料多屬廠商機密，本段以定性描述和行業公開範圍為主，個別資料來自公開會議演講，採信時間均為2023-2024年）：

引數	含義	行業參考方向（2024年邏輯節點）
接觸孔電阻 (Rc)	源漏接觸孔總電阻，影響驅動電流	先進節點(如3nm)要求單個接觸孔Rc在數十Ω·μm量級，較上一代降低20-30%（台積電2023技術論壇報告）
接觸孔深寬比 (Aspect Ratio)	接觸孔高度/直徑，衡量填充難度	5nm以下節點典型深寬比>10:1，部分高密度區域可達15:1
最小接觸孔節距 (Contacted Poly Pitch, CPP)	柵極接觸孔的重複間距，反映區域性互連密度	台積電N3工藝CPP約45-50nm（TechInsights分析），未來N2將更進一步微縮
介質k值	接觸孔層間介質及M0介質的相對介電常數	主流採用SiCOH等效k≈2.5-2.7；超低k(k<2.2)面臨力學可靠性挑戰
M0/Mint層RC延遲	區域性互連線單位長度的電阻電容乘積	先進節點要求RC延遲較前代提升>10%（公開資料未見具體數值，來源於行業路線圖趨勢）
缺陷密度 (D0)	接觸孔開路或短路缺陷數，影響良率	量產標準向D0<0.1/cm²演進，資料來源未見單一公開值
套刻精度 (Overlay)	接觸孔光刻與下層電晶體圖形的對準偏移	3nm節點要求套刻精度<2.5nm（ASML EUV宣傳資料）

5. 技術路線

MEOL的技術路線由接觸填充材料、介質材料、互連架構與電晶體整合方案共同決定。

技術維度	主流/成熟路線 (2020s早期)	前沿/演進路線 (2024+)	挑戰與權衡
接觸填充金屬	鎢(W)插塞+鈷(Co)襯墊或全鈷(Co)填充	全鈷或鈷/釕(Ru)疊層；選擇性原子層沉積填充	鈷比鎢電阻率略高但填充性、電遷移效能更優，需克服CMP與汙染控制困難
層間介質 (ILD0/IMD)	碳摻雜氧化物SiCOH (k≈2.7)；部分低壓區仍用SiO₂	多孔超低k (k<2.2)或空氣隙結構	低k材料楊氏模量<5GPa，CMP易導致塌陷；空氣隙工藝整合度極複雜
區域性互連架構	接觸孔+單層M0區域性互連	自對準接觸工藝、無M0直接連線至M1、背面供電網路(BSPDN)引入的區域性互連	降低接觸孔電阻與電容，但需改變設計規則與EDA工具支援
與電晶體整合	FinFET節點，接觸落在鰭上或源漏 EPI 上	GAA/Nanosheet節點，接觸需落在更窄的薄片或隔離片上，自對準要求提高	接觸面積變小，Rc上升，需新材料與新工藝協同
應力管理	通過應變矽溝道增強遷移率，接觸孔工藝需避免應力鬆弛	整合應力記憶、應變矽化物等技術，於MEOL內維持應變	熱預算管理嚴格，後道高溫可能鬆弛前道應力

重點說明：TSV、微凸塊、矽中介層、RDL等被歸類為先進封裝（後道前移），雖工藝技術與MEOL部分重疊（如刻蝕、沉積），但非MEOL技術路線內容。MEOL的技術演進仍聚焦接觸孔與區域性互連本身。

6. 上游

MEOL工藝的裝置與材料高度依賴全球頂尖供應商，其供應格局與BEOL和FEOL裝置鏈存在高度重疊。

（一）核心裝置

工藝環節	裝置型別	代表供應商及地位（2023年市場份額，據Gartner/SEMI估算）
介質沉積	CVD/ALD	應用材料(AMAT, 約30%沉積市場份額)、科林研發集團(Lam Research)、東京電子(TEL)
光刻	DUV浸沒式光刻機、EUV	ASML(>90%高階光刻市場)；接觸孔光刻主要使用DUV或EUV
刻蝕	介質/金屬幹法刻蝕	科林研發集團(Lam，全球刻蝕份額約45%)、東京電子(TEL)、應用材料
清洗/塗膠顯影	溼法清洗、塗膠顯影裝置	迪恩士(SCREEN，塗膠顯影份額約40%)、東京電子(TEL)
CMP	化學機械拋光機臺	應用材料(AMAT，CMP份額約65%)、荏原(EBARA)
量測檢測	掃描電鏡、光學線寬量測	科磊(KLA，過程控制份額>50%)、應用材料、ASML

（二）關鍵材料

• 前驅體/特種氣體：六氟化鎢(WF₆)、鈷前驅體、低k介質前驅體等，主要供應商包括液化空氣(Air Liquide)、林德(Linde)、三星SDI等。
• 光刻膠：東京應化(TOK)、JSR、信越化學、杜邦等。
• CMP漿料與拋光墊：卡博特微電子(Cabot，現Entegris)、FUJIFILM、杜邦。
• 靶材：鎢、鈷、鈦等高純靶材，日礦金屬(JX)、霍尼韋爾(Honeywell)、普萊克斯(Praxair)等。
• 特種化學品與過濾器：Entegris、巴斯夫(BASF)、關東化學。

（三）EDA與設計支援

• MEOL的接觸孔版面配置、M0設計規則需與晶圓廠工藝設計套件(PDK)緊密配合，Synopsys、Cadence是主要EDA工具提供商。

7. 下游

MEOL的直接下游是晶片製造的延續工序（BEOL多層互連），隨後進入封裝測試（OSAT）環節。最終應用覆蓋全類半導體產品。

• 邏輯晶片與GPU/HPC：CPU、GPU、AI加速器等對接觸電阻和區域性互連RC延遲極為敏感，MEOL質量直接決定工作頻率和能效。輝達(NVIDIA)、AMD、英特爾、高通等設計公司的先進GPU/CPU無一不依賴頂尖MEOL工藝。
• 移動SoC與射頻前端：智慧手機SoC（如AppleA系列、華為麒麟系列）要求低功耗、高整合度，MEOL的低k介質和低接觸電阻設計至關重要；射頻開關/功放器件則關注MEOL帶來的寄生變化。
• 儲存晶片 (DRAM/NAND)：DRAM中區域性互連層類似邏輯，密度極高，MEOL技術影響陣列存取速度和重新整理功率；NAND在3D堆疊下，擦寫操作不直接突出依賴MEOL接觸孔電阻，但外圍CMOS電路仍需最佳化。
• 汽車電子與工業MCU：對可靠性和長期穩定性要求極高，MEOL的熱穩定性、電遷移壽命是關鍵考量。
• 先進封裝介面：儘管TSV、中介層等屬後道，但MEOL提供的平坦表面、精確對準標記與介面金屬焊盤是晶圓級封裝順利進行的前置條件。OSAT龍頭（日月光ASE、安靠Amkor、長電科技JCET）在進行晶圓減薄、矽中介層貼合時，均依賴於MEOL工藝完成度。

8. 受益公司

（以下僅列舉產業鏈各環節代表性公司，不構成任何投資建議，未經特別說明，均為公開上市資訊。）

裝置與材料端（直接受益於MEOL工藝複雜度提升帶來的資本支出）

• 應用材料 (AMAT)：在沉積、刻蝕、CMP領域全面領先，MEOL牽涉多道裝置，其工藝整合優勢突出。
• 科林研發集團 (Lam Research)：關鍵刻蝕和沉積供應商，高深寬比刻蝕為強項。
• ASML：MEOL接觸孔光刻對EUV和DUV光刻機的依賴，拉動其訂單。
• 東京電子 (TEL)：塗膠顯影、刻蝕、沉積均有版面配置。
• 科磊 (KLAC)：過程控制和量測裝置需求隨MEOL難度而提升。
• 材料供應商：Entegris、JSR、巴斯夫、信越化學等將持續受益於高純材料和特種化學品需求增長。

製造端（掌握先進MEOL工藝的代工與IDM）

• 台積電 (TSMC)：N3/N2節點MEOL技術領跑，接觸電阻和區域性互連最佳化是其競爭力組成。
• 英特爾 (Intel)：在Intel 3/18A節點引入背面供電(PowerVia)等革新，極大改變MEOL區域性互連版面配置。
• 三星電子 (Samsung)：GAA工藝(MBCFET)中MEOL接觸方案演進，成為區分技術路線的關鍵。
• 中芯國際 (SMIC)：在成熟製程MEOL良率控制上積累深厚，先進製程受限於裝置供應，但MEOL技術作為基礎仍有版面配置。

設計及應用端（受益於MEOL工藝進步帶來晶片效能提升）

• 輝達、AMD、高通、Apple、聯發科等Fabless公司。
• OSAT大廠日月光、安靠、長電科技（與MEOL工藝交介面密切，需匹配晶圓廠技術）。

9. 市場規模

MEOL作為製程環節，沒有獨立的終端市場統計口徑。其市場空間可透過與其高度繫結的晶圓製造裝置(WFE)及半導體材料市場進行間接估算，並關注結構性增長驅動。

• 晶圓製造裝置市場：據SEMI《全球半導體裝置市場統計報告》(2024年4月釋出)，2023年全球晶圓廠裝置支出約960億美元，預計2024年將小幅增長至980億美元，2025年有望回升至千億美元以上。其中，刻蝕、沉積、光刻、CMP 四大類裝置合計佔比約70%-75%，即約700億美元。
• MEOL相關裝置配比：先進製程中，接觸孔與M0工藝佔據大量刻蝕/沉積/光刻/CMP產能。行業分析機構（如The Information Network、野村證券）估計，在5nm及以下邏輯節點，前道+中道裝置支出中，MEOL涉及步驟（接觸層+M0介質和金屬工序）可能佔到總刻蝕沉積等步驟的15%-20%。按此估算，2023年MEOL相關裝置市場規模約100-140億美元（非精確統計，為基於採購資料的模型測算）。
• 半導體材料市場：TECHCET統計，2023年半導體材料市場約650億美元，前驅體、CMP耗材、光刻膠及配套化學品等是構成MEOL材料消耗的主體部分，但其專門用於MEOL的比例尚無獨立拆分，綜合估計年規模數十億美元量級。
• 增長驅動力：
  • 先進製程滲透率提升（5nm及以下），MEOL工藝步驟增加（更多層區域性互連）、材料升級（Co替代W，低k升級），單晶圓MEOL加工成本增加。
  • GAA電晶體與背面供電技術的引入，將增加額外的區域性互連層和更嚴格的接觸要求，進一步推高MEOL裝置與材料支出。
  • 異構整合和先進封裝對MEOL介面質量要求提高，會拉動更高規格量測裝置需求。

注：除特殊說明外，上述所有金額均為當年美元計價，統計範圍為全球半導體制造商（含IDM和代工廠）採購額，並於2024年上半年公開報告或估算值。

10. 玩家對比

選取技術路線最具代表性的三家邏輯IDM/代工廠，從MEOL工藝特點進行橫向對比（基於2023-2024年公開技術研討會及第三方拆解分析）：

維度	台積電 TSMC	三星電子 Samsung	英特爾 Intel
前沿邏輯節點	N3 (FinFlex), N2 (Nanosheet)	3nm GAA (MBCFET)	Intel 3, Intel 20A/18A (RibbonFET+PowerVia)
接觸孔填充材料	7nm後普遍採用Co接觸插塞；N2公開資訊確認繼續最佳化Co方案	早期FinFET用W接觸；GAA切換為Co及釕(Ru)複合結構（據IAM聯光分析）	Intel 4/3節點明確採用Co接觸；20A引入背面供電，區域性互連金屬可能改用Ru以提升高深寬比填充和電遷移效能
M0區域性互連	最佳化RC延遲，整合低k絕緣層，自對準接觸工藝	提供M0和額外的Mint層加強密度，部分採用無M0直連方案（公開資料未見）	Foveros/EMIB封裝之前，M0設計較保守；Intel 18A通過背面供電重構區域性互連，減輕正面MEOL金屬密度壓力，降低IR drop
介質方案	低k SiCOH，持續K值微縮並改進機械可靠性	類似低k路線，但在GAA節點引入應變緩衝層以防止膜層斷裂	引入新型多孔低k，同時整合應力控制；PowerVia工藝需要在高深寬比刻蝕介質上沉積絕緣隔離層，MEOL介質工藝複雜度增加
裝置協同	與AMAT/Lam/ASML深度合作，共同開發MEOL專用腔體和工藝配方	同樣與頭部裝置商聯合開發，且一部分裝置內部化（三星電機/裝置子公司）	傾向於與裝置商共研，但歷史上先自主開發再複製給裝置商；MEOL環節強調標準化可量產性
良率與產能爬坡	N3/N2量產爬坡中，MEOL良率據稱已達節點目標（未公開確值）	GAA MEOL接觸孔漏電和空洞問題某時期影響良率，據行業訊息(2023)已大幅改善	Intel 18A工藝路線圖顯示2024-2025年量產，MEOL相關挑戰主要在後段背面電源孔對孔套刻

11. 風險

1. 工藝極限風險：接觸孔尺寸持續縮小，深寬比不斷提高，物理填充接近極限。一旦無空洞填充失敗，良率可能驟降，導致產能爬坡延遲。
2. 材料供應鏈風險：高純前驅體（如WF₆、Co前驅體）和高階光刻膠供應集中，地緣政治或出口管制變化可能影響先進製程節點的MEOL工藝迭代。
3. 成本激增：MEOL步驟的增加和材料升級（Co、Ru）推高單晶圓製造成本。在晶片市場下行週期，代工廠和IDM可能放緩MEOL相關的資本支出。
4. 與後道封裝相容性問題：MEOL的區域性互連設計與後續晶圓減薄、鍵合等封裝步驟的熱預算和應力分佈不匹配，可能引發介面分層或可靠性失效。
5. 技術路線不確定性：背面供電、埋入式電源軌等新架構重新定義區域性互連範圍，傳統MEOL投資可能面臨路徑依賴風險。
6. 智慧財產權與標準缺失：先進節點下，MEOL的區域性互連pattern和接觸版面配置設計多依賴於專有PDK，設計可移植性差，生態系統分裂。

12. 誤讀糾偏

誤讀1：中道工藝（MEOL）等於晶圓減薄。

• 事實：晶圓減薄是先進封裝（後道）前的物理減薄工序，不屬於MEOL。MEOL聚焦於接觸孔和區域性互連，其技術價值遠高於單一減薄工序。

誤讀2：先進封裝（如CoWoS、InFO）屬於MEOL工藝。

• 事實：矽中介層、TSV、微凸塊等雖可在晶圓廠完成且工序緊接MEOL，但按產業鏈共識，這些屬於後道封裝的前移。MEOL專指電晶體與第一層全域性金屬之間的接觸與區域性互連。

誤讀3：MEOL只是簡單填充通孔，創新空間有限。

• 事實：在奈米片/nanosheet電晶體、背面供電、3D整合等趨勢下，MEOL已成為半導體工藝創新的熱區之一。接觸孔材料從W→Co→Ru的演進、M0架構最佳化、低k介質與應力整合等都是活躍研究主題。

誤讀4：MEOL成本佔比較低，可忽略。

• 事實：在先進節點，高深寬比刻蝕、多層M0和先進填充使得MEOL相關裝置與工藝時間佔比顯著上升，成本推升明顯，已成為影響晶圓製造成本結構的重要因素。

13. 最新事件

（截至2024年年中，來源為公開報道、技術會議和公司部落格）

• 台積電N2工藝揭露MEOL進化：在2024年4月北美技術研討會上，台積電透露N2將採用與背面深N阱工藝配合的新型接觸方案，進一步最佳化接觸電阻，並首次在區域性互連層引入增強應變層以提升驅動電流。
• 英特爾背面供電技術產業化：Intel宣佈18A節點已流片並執行作業系統，背面供電(PowerVia)需要新增一組貫穿矽片的電源接觸孔，MEOL與背面工藝整合成為重要里程碑。
• 三星GAA良率進展：據韓媒2024年5月報道，三星3nm GAA節點的MEOL接觸孔缺陷率已下降80%，良率進入穩定爬坡階段，為後續大客戶訂單鋪墊。
• 裝置商新品：應用材料在2023年推出Ioniq™ PVD系統，專用於二維材料接觸層和低電阻接觸插塞；科林研發推出Vantex™介質刻蝕機，針對高深寬比超低k刻蝕，均直指MEOL挑戰。
• 材料創新：Entegris於2023年推出一款高濃度鈷前驅體，使接觸孔填充速率提升30%；Ruthenium(Semi)及釕靶材供應商加快驗證，以滿足英特爾等對釕區域性互連的需求。

14. 追蹤指標

為動態把握MEOL技術演進與產業景氣，可關注以下先行指標：

1. 裝置訂單/出貨比：關注應用材料、科林研發集團、東京電子季度財報中“刻蝕”、“沉積”、“CMP”部門營收的變化，以及SEMI北美半導體裝置訂單出貨比(B/B ratio)。
2. 晶圓廠資本支出及技術節點進展：台積電、英特爾、三星等先進製程投片計劃及裝置採購展望；先進封裝（如CoWoS）產能擴張亦可間接拉動MEOL質量升級需求。
3. 技術會議焦點：每年IEDM、IITC、VLSI Symposium中關於接觸電阻、M0 RC延遲、新填充金屬、低k材料的最新論文數量與趨勢。
4. EDA工具路線圖：Synopsys、Cadence釋出的工藝設計平台中，對M0最佳化、背面供電區域性互連支援程度的更新。
5. 材料供應商新品釋出：新前驅體、新型CMP漿料和拋光墊的推出頻率，反映工藝演進需求。
6. 專利資料：檢索“contact structurE”、“local interconnect”、“M0”、“cobalt fill”、“ruthenium interconnect”等領域的專利申請數量，可領先於產品化。
7. 關鍵終端晶片效能：關注各代工廠公開的CPU/GPU效能資料，如PPA（效能、功耗、面積）提升幅度，可間接反映MEOL貢獻。

15. 信源

• 行業組織報告：SEMI《全球半導體裝置市場統計報告》(WWSEMS)、TECHCET Critical Materials Report。
• 技術與學術會議：IEEE IEDM、IITC、VLSI Technology Symposium。
• 分析機構與券商：Gartner、IC Insights（現TechInsights）、野村證券、摩根士丹利等行業研究報告。
• 公司公開資訊：台積電技術論壇簡報、英特爾Architecture Day及工藝技術白皮書、三星Foundry Forum資料；應用材料、科林研發集團、ASML等裝置商新聞稿及投資日演示材料。
• 科技媒體：SemiEngineering、AnandTech、EETimes、IT之家、快科技等，對行業動態進行持續追溯。
• 專利資料庫：Google Patents、Derwent Innovation等，用以監測MEOL相關專利動態。