多核

3 秒看懂

多核(Multi-core)指在一顆物理處理器晶片內整合兩個或更多完整的計算核心。每個核心擁有獨立的取指、解碼、執行單元及私有快取,通過共享最後一級快取(LLC)、記憶體控制器和片內互連網路協同工作。對 AI 產業鏈而言,多核不僅是 CPU 的標配(2024 年伺服器 CPU 主流已達 64-128 核,來源:Mercury Research 2024Q3 報告),更是 GPU、NPU 等 AI 加速器內部大規模平行計算的微觀基礎——NVIDIA H100 內含 18432 個 CUDA Core(據 NVIDIA 2024 年白皮書),Google TPUv5p 單片整合 8960 個矩陣乘單元(據 Google Cloud 2024 年揭露),本質都是通過多核並行化突破單核頻率/功耗/面積牆,支撐大型模型訓練推論所需的密集資料搬運與矩陣演算。從智慧手機 SoC 內 6-8 核大小核 CPU 到資料中心 128 核伺服器晶片,多核是理解當代 AI 晶片設計邏輯的第一性入口。

3 分鐘產業解釋

在 AI 產業語境下,“多核”早已超越傳統通用計算的範疇,成為貫穿雲端端訓練、邊緣推論到終端感知的架構主線。訓練一顆千億引數大型模型需數千顆 GPU 跨節點協作,而每顆 GPU 內部擁有上萬個計算核;同時,負責資料預處理、模型排程、梯度聚合的 CPU 也從 2018 年的 32 核迅速演進至 2024 年的 128 核(基於 AMD EPYC 9654 與 Intel Xeon 8592+ 公開規格,來源:AnandTech 2024 年評測資料)。在推論側,邊緣裝置 SoC 內整合的 NPU 普遍採用多核叢集架構,利用大小核分工應對即時低功耗推論與高吞吐計算。多核技術的核心變數在於並行粒度與通訊效率,它們直接決定每焦耳算力、每平方毫米矽面積吞吐量以及每美元 TCO。多核架構的選擇——同構還是異構、共享快取還是分散式 Scratchpad、環形匯流排還是 Mesh 網路——是 AI 晶片設計從單核 Scale-Up 走向多核 Scale-Out 的決策分水嶺,也是理解 CoWoS 先進封裝、HBM 高頻寬記憶體、片間互連協議(UCIe/CXL)等系統瓶頸的關鍵入口。2024 年以來,生成式 AI 推論需求爆發式增長,多核架構的能效比與可擴充套件性正成為雲端廠商自研晶片與採購決策的首要考量(據 Omdia 2024Q4 資料中心晶片市場報告)。

技術原理

多核對 AI 訓練與推論的影響遠非“核心多,跑得快”可概括。其本質是將算力密度、記憶體頻寬、互連拓撲統一在能效約束下進行系統級再分配,涉及指令級並行為到片間通訊的全棧設計。

1. 同構多核架構

每個核心採用相同微架構與 ISA(如 x86-64 或 Arm v9-A),通過共享 LLC 和 Mesh/環形匯流排互聯,典型代表為 Intel Xeon Sapphire Rapids 與 AMD EPYC Genoa 系列。此類 CPU 在 AI 任務中承擔資料流水線、梯度 AllReduce 通訊、推論請求排程,要求單執行緒整數與浮點效能突出,同時大量核心能並行處理網路 I/O 與儲存。同構多核的優勢在於程式設計模型統一(OpenMP/pthreads 天然適配),劣勢在於無法針對異構負載做能效精調——AI 推論場景中常見的突發密集計算與持續背景任務對核心微架構的需求截然不同,統一設計只能取折中。目前主流伺服器 CPU 單顆已整合 64-128 顆同構核,但再往上堆疊受限於 NoC(片上網路)的延遲二次增長與快取一致性頻寬瓶頸。

2. 異構多核架構

將高效能大核(P-core)與高能效小核(E-core)混搭於同一晶片,典型如 Intel Alder Lake(8P+16E)、Apple M2 Pro(8P+4E)及 Arm DynamIQ big.LITTLE 叢集。大核面向延遲敏感、突發高負載任務(如模型推論的首次 token 生成),小核應對持續低負載執行緒(如影片編解碼、特徵預處理、背景模型更新)。在 AI 推論伺服器中,這種版面配置可靈活分配計算資源:小核駐留輕量模型與請求路由服務,大核全速執行 LLM 推論的矩陣乘核心,整體提升伺服器密度與能效比。異構排程的關鍵在於 OS/韌體層面的執行緒導向器(Intel Thread Director)與大小核遷移策略,排程失當會引發效能抖動。Arm 的 DynamIQ 共享叢集架構(2021 年推出)允許單叢集內混搭 8 種不同型別核心,已應用於高通驍龍 8 Gen 3 等 AI 終端 SoC。

3. GPU/NPU 眾核架構

GPU 內的每個“核”通常是一個支援單指令多執行緒(SIMT)的流處理器,數千個核按 32 執行緒為單位的執行緒束(Warp)排程。NVIDIA H100 的 144 組 SM(Streaming Multiprocessor)內整合 18432 個 CUDA Core 與 576 個第四代張量核心,多個 SM 共享 L2 快取,依靠執行緒束排程器隱藏全域性記憶體訪問延遲(據 NVIDIA H100 架構白皮書,2023 年)。NPU 的“多核”更為專用:Google TPUv5p 採用脈動陣列架構,每片晶片含 8960 個 MXU(矩陣乘單元),按空間資料流模式工作;華為昇騰 910B 內部整合 32 個 Da Vinci 計算核,每核含獨立標量/向量/張量單元,通過片上 L3 快取共享資料。這類多核架構的程式設計模型與通用 CPU 迥異,核心間通訊通過顯式的記憶體搬移或集合通訊而非快取一致性協議實現。

4. 多核並行效率的理論邊界

多核加速比受制於阿姆達爾定律與互聯瓶頸。業界常用的並行效率模型為:

text(加速比) = frac(1){(1-P) + frac(P){N} + text(額外開銷)}

其中 P 為程式可並行比例,N 為核心數。AI 負載中,矩陣運算和資料並行的天然 P 值極高(>99%),但跨核 AllReduce 通訊開銷、共享快取爭搶、記憶體頻寬牆會實質性拉低有效加速比。實測資料: 當 P=0.99,N=1000 時理論加速比約 910,但計入跨核通訊開銷後常降至 300-500(據 Hennessy & Patterson《計算機體系結構:量化研究方法》第 6 版第 5 章)。因此,片上多核設計必須同步升級 NoC 拓撲(如從環形匯流排進化至 2D Mesh 甚至 3D 堆疊互連)、擴大 LLC 容量(如 AMD EPYC Genoa 的 384MB L3)並最佳化記憶體控制器,否則核數翻倍只徒增功耗。

5. 快取一致性與 NUMA

每個核心擁有私有 L1/L2 快取,共享 LLC。多核並行需處理快取一致性協議(如 MESI/MOESI 變種),確保任一核心修改某快取行後,其他核心的副本被及時失效或更新。對 AI 訓練中頻繁的多 GPU 間梯度同步,CPU 側的共享記憶體通訊嚴重依賴該機制。當核心數龐大時,快取一致性的探聽流量(Snoop Traffic)成為 NoC 的主要負擔,促使業界採用基於目錄的協議(Directory-based)和遠端記憶體訪問(NUMA)最佳化。2024 年主流的雙路伺服器平台(如 2×AMD EPYC 9654,共 192 核 384 執行緒)將系統劃分為多個 NUMA 域,跨域訪存延遲可達本地的 2-3 倍,對梯度聚合等通訊密集負載影響顯著。CXL 3.0 協議(2023 年釋出)引入共享記憶體池與多級一致性,正改變 NUMA 程式設計範式,允許多核 CPU 與加速器共享一致性記憶體空間。

關鍵引數

多核處理器效能評估需綜合考量以下維度,單一指標無法反映真實 AI 負載表現:

指標類別	核心引數	單位/量綱	典型資料(2024 年)	對 AI 負載的影響路徑
規模指標	物理核心數	個	伺服器 CPU:64-128 核;GPU:10240-18432 CUDA Core;TPU:8960 矩陣單元	決定執行緒級並行最大吞吐量;GPU/NPU 核心數直接決定峰值算力
單核效能	每時鐘指令數(IPC)/主頻	無量綱 / GHz	P-core IPC 2.0-3.0 @ 4-5GHz;E-core IPC 1.0-1.5 @ 2-3GHz	影響序列排程、資料預處理環節;低 IPC 高主頻導致功耗效率差
記憶體頻寬	理論/實測頻寬	GB/s	伺服器 DDR5-5600 8 通道:358GB/s;H100 HBM3:3.35TB/s	大型模型推論的權重反覆讀取受限於記憶體頻寬,頻寬不足時核心數增加無效
快取層次	L2/L3 容量與延遲	MB / ns	單核 L2:1-2MB;共享 L3:32-384MB;L3 延遲 15-50ns	快取命中率決定訪存壓力;LLC 容量不足導致跨片/跨 NUMA 訪問激增
互聯拓撲	拓撲型別/跨片延遲	跳數 / ns	環形匯流排:跳數正比於 N;Mesh:√N;跨 Chiplet 延遲 15-40ns	影響所有跨核通訊開銷;2D Mesh 在大核數時延遲優於 Ring
能效比	TOPS/W 或 TFLOPS/W	每瓦算力	CPU:0.1-0.3 TFLOPS/W;GPU:1-5 TFLOPS/W(INT8);NPU:3-15 TFLOPS/W	決定資料中心 TCO 和行動端續航;異構多核核心設計驅動力
一致性協議	協議型別/遠端延遲	—	MESI/MOESI 變種;跨 NUMA 延遲 70-140ns	影響多核間共享資料同步效率;CXL 共享記憶體降低資料搬運開銷
向量寬度	SIMD 暫存器位數	bit	x86 AVX-512(512bit);Arm SVE2(128-2048bit 可變)	單核 AI 核心吞吐由向量寬度與乘加指令決定

注:以上資料綜合了公開技術白皮書(Intel 2024、AMD 2024、NVIDIA 2023、Google Cloud 2024)以及第三方評測機構(Servethehome、AnandTech)實測報告。

技術路線

多核技術演進呈現三條並行主線,各自對應不同 AI 負載場景:

1. CPU 同構多核的密度競賽(2018-至今)

伺服器 CPU 核心數從 2018 年的 28 核(Intel Xeon Platinum 8180)飆升至 2024 年的 128 核(AMD EPYC 9754),每代以 50-100% 核數增幅迭代。技術實現路徑:AMD 採用 Chiplet 方案(單片 8 核 CCD 堆疊 8-12 片),Intel 採用單片大 die + 網格互連方案。核心瓶頸已從核數上限轉向記憶體頻寬牆:128 核配備 8 通道 DDR5 約 360GB/s,單核平均頻寬約 2.8GB/s,遠低於推論負載需求。2024 年出現的新趨勢是增加片上 SRAM 作為層級快取(如 Intel Xeon Max 的 64GB HBM2e)或通過 CXL.mem 擴充套件記憶體池。產業節奏:AMD 已透露 Zen 5 EPYC 將支援 192 核,Intel 路線圖規劃 2025 年推出超過 288 E-core 的 Sierra Forest 同構多核(來源:Intel Data Center and AI Investor Webinar 2024)。

2. CPU 異構多核的能效革命(2020-至今)

Intel Lakefield(2020)首次在 x86 平台引入大小核,2021 年 Alder Lake 大規模推廣,至 2024 年已迭代三代。Arm 陣營在行動端普及後,2024 年通過 Ampere Altra Max 和 NVIDIA Grace 等產品滲透伺服器市場。異構多核的演進方向:(1)核心型別從雙類走向三類甚至多類(如Apple M3 的 4P+4E+低功耗核心);(2)排程粒度從 socket 級細化到核心級(Intel Thread Director + Windows/Hyper-V 協同);(3)NVIDIA 推出 Grace-Hopper 超級晶片,將 72 核 Arm Neoverse V2 CPU 與 H100 GPU 在 CXL 共享記憶體域內構成跨晶片異構多核系統。AI 層面的受益場景:推論伺服器的請求排程、資料預處理、批處理管理可駐留能效核,釋放大核算力給矩陣計算密集型操作。據 NVIDIA 2024 年 ISC 演示,此架構在處理推薦模型推論時能將 TCO 降低 30% 以上(來源:NVIDIA Grace-Hopper 白皮書)。

3. AI 專用多核的架構創新(2017-至今)

GPU 眾核路線:從 Volta(2017)的 Tensor Core 到 Blackwell(2024)的 FP4 Transformer Engine,核心微架構不斷重定義。每代將張量核的精度支援擴充套件至更低位元(FP8→FP4),同時增加流處理器叢集與共享記憶體頻寬。專用 NPU 路線:Google TPU 從單晶片脈動陣列演進至 TPUv5p 的多晶片液冷叢集,華為昇騰從 2019 年的達芬奇架構迭代至 2024 年的 Da Vinci Max(據華為全聯接大會 2024 公告,公開資料未見詳細核心數),Graphcore IPU 採用獨立記憶體計算單元(MIMD)路線。晶片間互連成為多核擴充套件的關鍵路徑:NVLink 5.0(2024)實現 1800GB/s 片間頻寬,Google ICI 互連支援 4096 顆 TPU 構成邏輯上統一的多核系統。多核概念正從單晶片向多晶片系統(Multi-Die System)擴充套件,與 Chiplet 技術深度融合。

上游

多核晶片產業鏈上游分為 IP 授權、設計工具、製造封裝三大環節:

1. 處理器 IP 與架構授權

Arm 以各類 Cortex 和 Neoverse 核 IP 佔據主導地位,2023 財年架構授權營收 $6.57 億(來源:Arm IPO 招股書 FY2023),覆蓋智慧手機(大小核 DynamIQ)、伺服器(Neoverse V/N 系列)和邊緣 AI 場景。RISC-V 開源架構加速滲透:SiFive 推出 Intelligence X280 多核 IP(支援向量擴充套件),阿里平頭哥玄鐵 C910/C920 支援多核一致性叢集,主要應用於 AIoT 與邊緣推論,2023 年 RISC-V 處理器出貨量超 100 億顆(據 RISC-V International 2024 年度報告)。x86 授權為封閉生態,僅 Intel 和 AMD 可研發 x86 多核 CPU(交叉授權協議始自 1982 年),2024 年兩家的交叉授權關係經中國監管審查後延續。

2. EDA 與設計服務

多核晶片設計複雜度隨核數指數升高,EDA 工具需解決:(1)NoC 拓撲自動生成與低延遲互連版面配置(Cadence、Synopsys 均有專門工具鏈);(2)快取一致性協議形式化驗證;(3)異構多核的功耗域劃分與時序收斂。2023 年全球 EDA 市場規模約 $153 億(來源:Gartner 2024),Cadence 與 Synopsys 各佔約 40% 份額。多核 Chiplet 設計催生新需求:跨 Die 互連的 SI/PI 模擬、多物理場熱分析、以及 Die-to-Die 介面驗證。台積電 3DFabric 設計平台整合了多家 EDA 工具,支援多核 Chiplet 的設計驗證流程。

3. 先進製程與封裝

多核晶片製造依賴先進製程(5nm/3nm/2nm)實現高密度電晶體整合。2024 年,台積電 3nm(N3E)良率成熟,單顆大 die 可容納超過 200 億電晶體用於多核整合(據台積電 Q4 2023 法說會)。封裝環節構成多核擴充套件的核心瓶頸:CoWoS(Chip-on-Wafer-on-Substrate)先進封裝產能自 2023 年下半年起持續緊缺,台積電 2024 年底產能提升至每月 3.5 萬片但仍供不應求(來源:台積電 Q3 2024 法說會)。Chiplet 互連標準:UCIe 1.1(2024 年釋出)定義 Die-to-Die 物理層與協議層,支援高達 32Gbps/引腳的資料率,Intel、AMD、Arm、台積電均參與制定。長電科技、通富微電等 OSAT 廠商在 2024 年擴充套件 2.5D/3D 封裝產線,滿足國產多核晶片封測需求。

下游

多核晶片的下游應用已形成雲端端、邊緣、終端三級金字塔:

1. 資料中心與雲端服務

訓練叢集:Meta 2024 年宣佈部署 35 萬顆 H100 GPU(來源:Meta Q1 2024 財報電話會),每顆 GPU 內部多核+GPU 間跨節點多核構成兩級並行系統。推論服務:AWS 自研 Graviton4(96 核 Arm Neoverse V2)於 2024 年規模化部署,聲稱推論價效比優於同期 x86 例項 30-40%(來源:AWS re:Invent 2024)。微軟 Azure Cobalt 100 採用 128 核 Arm 架構,針對 AI 推論與雲端原生微服務最佳化。Google 則徹底走自研多核 TPU 路線,TPUv5p 專為萬億引數模型設計。伺服器整機市場 2024 年規模約 $1250 億(據 IDC Q3 2024),其中 AI 伺服器佔比從 2022 年的 10% 躍升至約 25%,多核 CPU/GPU 成為整機價值量核心。

2. 邊緣 AI 推論

工業視覺、自動駕駛、智慧閘道器等場景要求低延遲+低功耗推論,催生多核 NPU+大小核 CPU 的異構 SoC 需求。NVIDIA Jetson Orin(2022 年釋出,2024 年仍是主流)整合 12 核 Arm Cortex-A78 AE CPU + 2048 核 Ampere GPU + 2 個深度學習加速核;高通 Snapdragon 8 Gen 3(2024 年旗艦)整合 8 核 Kryo CPU + Hexagon NPU(支援 INT4 推論)。邊緣 AI 晶片 2024 年市場規模約 $75 億(據 Gartner 2024 預測),2027 年有望增長至 $158 億,CAGR 約 22%,其中自動駕駛 SoC 與工業 AI 相機為兩大拉動場景。

3. 終端裝置

智慧手機、PC、可穿戴裝置的多核競爭聚焦能效比。Apple M3 系列(2024)採用 3nm 工藝,14 核 GPU+16 核 Neural Engine,本地執行 7B 模型推論不耗電。高通驍龍 X Elite(2024 年 6 月釋出)整合 12 核 Oryon CPU + 45 TOPS NPU,針對 Windows on Arm 的 AI PC 市場,微軟 Copilot+ PC 即基於此平台。終端 AI 推論的剛需是隱私保護和離線可用,2024 年各大 OS(Android/iOS/Windows)均推出端側 AI 功能,驅動旗艦 SoC 競相堆砌多核 NPU,預計 2025 年 30 TOPS 以上算力的終端 SoC 滲透率將超 40%(據 Counterpoint Research 2024Q4)。

受益公司

多核相關產業鏈涉及 IP 授權、晶片設計、代工封裝、整機與雲端服務多個層級,以下為重點環節的代表性公司,僅列公開業務事實,不構成任何推薦:

1. 晶片設計

• NVIDIA:GPU 眾核絕對龍頭,H100 基於 Hopper 架構整合 18432 個 CUDA Core,2025 財年(截至 2024 年 10 月)資料中心業務營收 $308 億(YoY+112%),市值與 AI 訓練需求高度繫結(據 NVIDIA 10-Q Q3FY2025)。Blackwell 架構 B200 進一步將多核與 Transformer Engine 整合,2024 年底啟動出貨。
• AMD:Chiplet 多核標杆,EPYC 伺服器 CPU 最高 128 核 Genoa,MI300X 加速器整合 304 個計算單元。2024 年 Q3 資料中心營收 $35 億 YoY+122%,主要受益於 AI 推論拉動的高核數 CPU 與 GPU 需求(來源:AMD Q3 2024 財報)。
• Intel:同構/異構多核先驅,伺服器至強 6 系列(2024)提供 P-core(效能核)和 E-core(能效核)兩種方案,128 P-core 或 288 E-core 版本分別面向不同負載。2024 年資料中心與 AI 業務 Q3 營收 $33 億,正通過 Intel Foundry 開放代工爭奪多核 Chiplet 製造訂單(來源:Intel Q3 2024 財報)。
• 高通:行動端大小核領導者,驍龍 8 Gen 3 與驍龍 X Elite 的異構 CPU+NPU 方案在 2024 年 AI 手機/AI PC 浪潮中佔據先發優勢,汽車座艙晶片也採用多核架構。
• 華為海思:鯤鵬 920(64 核 Arm)支撐國產伺服器,昇騰 910B 的 Da Vinci 多核 NPU 在國產大型模型訓練中規模化部署,2024 年昇騰出貨量受國產替代需求推動大幅增長(公開資料未見具體數字)。
• Apple:M 系列 Ultra/Extreme 通過 UltraFusion 多片互連實現超大規模統一記憶體多核,2024 年 M3 Ultra 釋出,M4 系列路線圖指向更高核數與 AI 推論本地化。

2. IP 與授權

• Arm:處理器 IP 霸主,Neoverse 系列(2024 年為 V3/N3)在多核伺服器滲透率 2024 年約 8%(據 Omdia 2024Q3),長期增長受益於雲端廠商自研晶片趨勢。2024 年 9 月完成二次上市後估值約 $700 億(來源:Arm 2024 年投資者報告)。
• SiFive/RISC-V 生態:面向邊緣與嵌入式的開源 IP 供應商,2024 年推出 P870 高效能多核 IP,公開資料未見具體營收資料。

3. 製造與封裝

• 台積電:先進製程(3nm)與先進封裝(CoWoS/InFO/SoIC)雙壟斷地位,2024 年 CoWoS 產能緊缺成為 AI 多核晶片供應瓶頸,2024 年 Q3 營收 $235 億,其中先進封裝業務佔比快速提升(來源:台積電 Q3 2024 財報)。
• 日月光/Amkor/長電:OSAT 封測廠受益於 Chiplet 多核封裝需求溢散,2024 年擴產先進封裝產能,客戶包括 AMD、Intel 等(來源:日月光 2024Q3 法說會)。

4. 雲端服務

• AWS:自研 Graviton4(96 核 Arm)與 Trainium2(專用多核訓練晶片)形成多核矩陣,2024 年推論價效比對標 x86 有明顯優勢。(內部口徑,AWS re:Invent 2024)
• Google Cloud:TPUv5p 專有化多核架構,對外以 Cloud TPU 服務提供,不與通用市場直接競爭。

市場規模

總體量:2024 年全球處理器晶片(含 CPU/GPU/NPU/ASIC)市場總規模約 $2500 億(據 IC Insights 2024),其中 AI 相關處理器(資料中心+邊緣+終端)約 $650 億(據 Gartner 2024Q4 測算)。多核技術作為所有現代處理器的底層架構,滲透率接近 100%,因此市場規模等同於處理器市場。

細分結構:

• 資料中心 CPU:2024 年出貨量約 35M 顆,ASP $800-2000,市場規模約 $400 億(據 Mercury Research 2024Q3),其中 64 核以上高核數產品佔比從 2022 年的 15% 提升至 2024 年的 38%,預計 2027 年超 60%。
• 資料中心 GPU/加速器:2024 年市場規模約 $480 億(據 Omdia 2024Q4),NVIDIA 市佔率約 80%,其餘由 AMD、Intel、Google(TPU 自用)瓜分。單片 GPU 內含核心數從 2018 年的 5120 CUDA Core(V100)增長至 2024 年的 18432(H100),CAGR 約 24%。
• 智慧手機 SoC:2024 年出貨量約 14 億顆,幾乎全部採用大小核異構多核設計,市場規模約 $530 億(據 Counterpoint Research 2024),高階旗艦 SoC ASP $80-130。
• 邊緣 AI 晶片:自動駕駛 SoC 與工業推論晶片 2024 年市場規模約 $75 億,2027 年預計 $158 億(CAGR 22%),多核 NPU 與 CPU 異構整合是主流架構。

產能約束:2024 年 CoWoS 產能約 35K WPM,2025 年預計擴至 55K WPM,但 AI 多核晶片的訂單需求約為產能的 1.5 倍(據台積電 2024 年法說會 & Omdia 推算),供需緊張持續推高多核晶片交付週期,2024Q4 高階 GPU 交貨週期仍為 16-24 周(公開資料未見更精確資料)。

玩家對比

以下從 AI 相關維度對主要多核玩家進行橫向對比(2024 年主流產品):

維度	NVIDIA	AMD	Intel	高通	華為海思	Apple
多核架構	GPU 眾核+Grace CPU	Chiplet 同構 CPU+CDNA3 GPU	大小核 CPU+Ponte Vecchio GPU	大小核 CPU+Hexagon NPU	Da Vinci 多核 NPU+鯤鵬 CPU	統一記憶體多核 M 系列
旗艦核心數	H100:18432 CUDA Core	EPYC 9654:96 核	Xeon 8592+:64 P-core	驍龍 8Gen3:8 核 CPU	昇騰 910B:32 Da Vinci 核	M3 Ultra:24 核 CPU+80 核 GPU
AI 峰值算力	1979 TFLOPS(FP8)	2.6 TFLOPS(FP64)	2.0 TFLOPS(FP32)	45 TOPS(INT8 NPU)	公開資料未見	18 TOPS(Neural Engine)
記憶體頻寬	3.35 TB/s(HBM3)	461 GB/s(12 Ch DDR5)	410 GB/s(8 Ch DDR5)	77 GB/s(LPDDR5X)	公開資料未見	800 GB/s(LPDDR5 統一記憶體)
先進封裝	CoWoS-S HBM 整合	3D V-Cache+Chiplet	EMIB+Foveros	台積電 InFO	公開資料未見	UltraFusion 多片互連
2024 年 AI 相關營收	$308 億(FY2025 趕考)	$35 億(Q3 年化)	$33 億(Q3 年化)	公開資料未見(含手機)	公開資料未見	公開資料未見(含所有 Mac)
TCO 優勢領域	訓練絕對領先	推論與通用雙優	現存部署量+OpenVINO	行動端推論能效	國產替代+鯤鵬生態	本地推論+隱私保護
主要風險	估值依賴 AI 需求持續性;競爭加劇	訓練生態較弱	代工戰略執行風險	先進製程依賴台積電	供應鏈受限;生態封閉	規模受制於自有裝置出貨

注:所有資料均來源於可查到的各公司 FY2024 財報、白皮書、評測報告,無法獲取的標註“公開資料未見”。

風險

1. 技術風險

• 記憶體頻寬牆:多核並行效益持續遭記憶體頻寬制約。HBM 頻寬雖以 30% CAGR 增長,但核心數增幅更快(尤其是 GPU 側),導致單核可用頻寬下降。當大型模型引數規模突破萬億,張量並行+流水線並行複雜度進一步暴露通訊瓶頸。
• 程式設計模型碎片化:GPU 的 SIMT、NPU 的資料流、CPU 的多執行緒三種程式設計模型割裂,開發者需維護多套程式碼,CUDA 雖統一 GPU 生態,但跨架構多核程式設計尚無統一標準,遷移成本高昂。
• 功耗密度極限:先進封裝使電晶體密度激增,但散熱方案(風冷/液冷)的功耗密度上限約為 500W/封裝(據 Hot Chips 2024 論文)。3nm 以下節點的漏電流控制難度加大,多核堆疊的熱交叉現象嚴重(如 CoWoS 內 GPU Die 與 HBM 之間的熱耦合)。

2. 產業風險

• 先進封裝產能瓶頸:CoWoS 產能在 2025 年底前大機率持續緊缺,限制 AI 多核晶片放量。地緣政治因素(美對華先進封裝裝置限制)會進一步割裂供需格局。
• Arm vs x86 生態之爭:Arm 伺服器多核 CPU 滲透率雖在增長,但 x86 軟體生態沉澱深厚,企業遷移成本高。若 Arm 伺服器未能在 AI 推論工作負載上證明壓倒性優勢,增速可能不及預期。
• 地緣政治與供應鏈:美國對華出口管制(2024 年 12 月 BIS 新規)限制高核數 GPU 與先進製造裝置對華銷售,衝擊華為海思等公司的多核 NPU 製造與迭代速度,同時也使國內多核晶片產能依賴成熟製程。

3. 市場風險

• AI 投資回報未知:當前 AI 基礎設施建設熱基於預期需求,若 AI 應用變現未達預期,多核晶片的採購將大幅收縮。
• 替代技術威脅:稀疏計算、存內計算、光互聯等新型計算範式可能繞過“多核堆疊→通訊瓶頸”的死迴圈,若關鍵技術取得突破,當前的多核路線優勢將被侵蝕。

誤讀糾偏

“核心越多越好,直接線性加速”

這是關於多核的最普遍誤解。實際上,加速比受記憶體頻寬、快取一致性開銷與通用程式設計效率三重製約。以雙路 128 核系統(共 256 核)執行梯度 AllReduce 為例,跨 NUMA 通訊延遲 70-120ns,若每次 AllReduce 需跨越 3 個 NUMA 節點,有效加速比可能降至核數的 50% 以下。增加核心數必須同步擴充套件互聯頻寬與 LLC 容量,否則收益邊際遞減,大量核心空轉等待記憶體。

“大小核純粹為省電,對 AI 無價值”

在 AI 推論伺服器中,大小核分工具備明確的降本意義:能效核可駐留請求排程、影片預處理、輕量分類模型等持續低負載任務,釋放高效能核全速執行 Transformer 解碼的 KV-Cache 訪問和矩陣乘。Google 的 TPU 伺服器部署中,CPU 側已採用類似大小核思想的資源隔離策略,將 I/O 與計算執行緒繫結在不同核心,降低尾延遲(來源:Google TPUv5 系統設計論文,2024 年)。

“GPU 內幾千核就是幾千個獨立的 CPU 核”

GPU 核與 CPU 核在架構上本質不同。GPU 的 CUDA Core 不具備獨立的取指/解碼/分支預測/亂序執行能力,一個 SM 內 128 個 Core 共享指令排程單元和暫存器堆,以 32 執行緒為 warp 鎖步執行,無法獨立執行 OS 執行緒。將 18432 個 GPU 核與 128 核 CPU 直接比較是概念錯誤——GPU 的並行粒度為 warp(32 執行緒),而 CPU 每個核支援獨立上下文與中斷。

“多核意味著每個核都在同時工作”

實際系統中的多核利用率高度依賴負載型別。AI 推論中,請求通常批處理執行,CPU 的許多核心可能在等待 GPU 完成推論,此時處於 Idle 或 C-state 低功耗模式。即時監控顯示,64 核推論伺服器的平均 CPU 利用率通常低於 50%(據公開資料未見精確基準,此為行業典型經驗值)。異構多核的價值恰在於讓不需要高效能核的負載遷移到能效核,實現全域性功耗最佳化。

“Chiplet 多核就是簡單拼接”

Chiplet 多核的系統設計遠比將多個 Die 貼在同一基板上覆雜。跨 Die 的快取一致性(需目錄協議擴充套件)、NUMA 拓撲感知排程(OS 排程器需識別跨 Die 延遲差異)、片間物理層訊號完整性、熱應力不均衡等均在系統層面帶來顯著開銷。AMD EPYC 的 Chiplet 方案經歷 Zen 2 至 Zen 4 三代迭代,才將跨 Die 延遲控制在 15-25ns(單 CCD 內本地 L3 延遲約 10ns),且仍對某些工作負載構成可測量的效能衰減(來源:Servethehome EPYC 9654 評測,2023)。

最新事件

• NVIDIA Blackwell 2024 年底出貨:NVIDIA 於 2024 年 GTC 釋出 Blackwell B200 GPU,整合 2080 億電晶體,採用台積電 4NP 工藝與 CoWoS-L 封裝,片上多核升級為第五代張量核心支援 FP4(來源:NVIDIA 2024 GTC 主題演講);2024 年底開始向主要雲端客戶交付,微軟 Azure 與 AWS 宣佈首批部署。
• Intel 推出至強 6 系列:Intel 在 2024 年 6 月釋出 Xeon 6 系列,分為 P-core(效能核,最多 128 核)和 E-core(能效核,最多 288 核)兩條產品線,針對 AI 推論/資料處理/網路負載最佳化,E-core 版本在單瓦特吞吐量上較前代提升 2.4 倍(來源:Intel Vision 2024 釋出會公開資料)。
• 台積電 CoWoS 產能持續告急:2024Q3 法說會上臺積電承認先進封裝產能仍為供需主要瓶頸,2024-2025 年產能年增 60% 仍不能滿足需求,封裝裝置交期延長至 12-18 個月(來源:台積電 Q3 2024 法說會記錄)。
• 美國對華半導體管制升級:2024 年 12 月 2 日,BIS 公佈新規,進一步限制高頻寬記憶體(HBM)和先進計算晶片對華出口,將 140 家中國實體列入實體清單(來源:BIS 新聞稿 2024-12-02)。國產多核 NPU/GPU 的先進封裝與 HBM 獲取面臨更大壓力。
• Arm 與高通授權糾紛:2024 年底,美國德拉瓦州法院就 Arm 訴高通案部分做出裁決,確認高通持有有效授權,但部分問題留待重審(來源:Reuters 2024 年 12 月 20 日報導)。Arm 多核 IP 生態的法律不確定性短期仍存。
• AWS 自研 Graviton4 大規模部署:2024 年 re:Invent 大會,AWS 宣佈 Graviton4(96 核 Arm Neoverse V2)在全球區域規模部署,AI 推論工作負載的效能/價格比較 Graviton3 提升 30%(來源:AWS re:Invent 2024 公開宣告)。

追蹤指標

產業趨勢指標

• 伺服器 CPU 核數中位數:由 Mercury Research、Liftr Insights 等追蹤雲端服務部署的典型例項規格,反映多核升級節奏。
• CoWoS/先進封裝月度產能與利用率:台積電季度法說會揭露,是 AI GPU/多核晶片供應的領先指標。
• AI 訓練/推論晶片出貨量與 ASP:Omdia、IDC 季度追蹤,判斷多核晶片需求熱度與價格走勢。
• GPU 與 HBM 交貨週期:供應鏈調研資料(如 TrendForce),反映供需緊張程度。
• Arm 伺服器滲透率:由 Omdia、IDC 季度統計,追蹤多核架構生態變化。
• CXL/PCIe 6.0 等互連標準推進進度:PCI-SIG、CXL Consortium 公開路線圖,影響多核/多晶片擴充套件能力。

技術指標

• 主要廠商旗艦產品核心數與能效比(每代迭代對比)。
• 單核記憶體頻寬變化(HBM3→HBM3e→HBM4 演進)。
• 先進製程節點良率與電晶體密度(台積電/Samsung/Intel 技術論壇公開資料)。
• NVLink/Infinity Fabric/UPI 等互連頻寬(廠商白皮書)。

政策與資本指標

• 美國 BIS 出口管制清單更新頻率:直接影響國內多核晶片獲取先進技術與產能的路徑。
• AI 雲端資本支出:Microsoft、AWS、Google 的雲端資本支出展望(季度財報),是多核晶片需求的最直接先行指標。

信源

本文所採用的關鍵資訊源,按資料層級分類:

第一手官方揭露

• NVIDIA 2024 GTC 主題演講及 H100/Blackwell 架構白皮書
• AMD 2024 年 Q3 財報及 EPYC Genoa 技術資料
• Intel Vision 2024 釋出會及至強 6 系列產品規格
• 台積電 Q3 2024 法說會記錄及 2024 年技術論壇資料
• Arm IPO 招股書(FY2023)及 2024 年投資者報告
• 美國商務部 BIS 2024 年 12 月新規新聞稿

第三方研究機構

• Mercury Research:CPU 市場份額與出貨量季度報告(2024Q3)
• Omdia: 資料中心 AI 處理器市場追蹤(2024Q4)
• Gartner: 全球半導體與邊緣 AI 晶片預測(2024)
• Counterpoint Research: 智慧手機 SoC 與 AI PC 出貨量報告(2024)
• IC Insights: 全球處理器市場規模(2024 版)

學術與工程資源

• Hennessy & Patterson:《計算機體系結構:量化研究方法》第 6 版
• ISSCC/Hot Chips 2024 會議多核與互聯相關論文
• Google TPUv5 系統設計論文(2024 年發表)

獨立評測與行業媒體

• Servethehome: 高階伺服器 CPU/GPU 實測(2023-2024)
• AnandTech: 處理器架構深度分析(2024)
• Reuters: Arm vs 高通案件報導(2024 年 12 月)

宣告:本文所有數字均標註年份與口徑,無法核實的資料已明確標註“公開資料未見”。內容僅為公開事實與通用技術原理的整合闡述,不構成任何投資建議或交易指導。

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