電源完整性

3 秒看懂

電源完整性（Power Integrity, PI）是確保GPU/CPU等大規模數字晶片獲得乾淨、穩定供電電壓的系統級工程。其核心任務是控制電源分配網路（PDN）的阻抗，將晶片電源引腳處的動態電壓波動抑制在±3%–±5%以內。若PI失效，輕則時序違規、降頻執行，重則邏輯錯誤、系統宕機。在當前單晶片功耗突破1000W的AI訓練時代，PI已從輔助性PCB課題上升為決定算力實際可用性的物理基石。

3 分鐘產業解釋

設想一顆H100級別的AI訓練晶片：每秒數百TB資料在片上流動，數以十億計的電晶體在亞納秒視窗中同步翻轉，產生的瞬時電流變化率可達數千安培每微秒。為該晶片供電的“電網”——從電壓調節模組（VRM）經PCB、封裝基板、矽中介層直至片上金屬網格——構成一個複雜的電源分配網路。

PI的工作就是確保這張“電網”在從DC到數十GHz的極寬頻帶內呈現足夠低的阻抗。任何一個頻段的阻抗失控，都會在晶片引腳處製造出電壓跌落（壓降）或震盪紋波，恰似超高層建築供水系統在早晚高峰時頂層水壓不足。在先進製程下，核心供電電壓已低至0.65V–0.85V，允許波動視窗通常僅±20mV–±30mV——電源軌上任何“風吹草動”都可能在數字域裡引發一場風暴。

因此，PI已演變為一場在晶片–封裝–PCB三個物理尺度上協同展開的系統工程。它不止關乎“多放幾顆濾波電容”，而是涵蓋半導體工藝、先進封裝、電磁模擬、材料科學的多學科交叉戰場。

技術原理

電源完整性的核心物理目標是：在全頻帶內控制PDN的輸入阻抗低於目標阻抗。

目標阻抗公式：

Z_{text(target)} = \frac{\Delta V_{text(allowed)}}{I_{text(transient)}}

以典型AI晶片為例：若允許電壓波動±25mV，最大瞬態電流負載階躍為500A，目標阻抗即為：

Z_{text(target)} = frac(0.025V){500A} = 0.05m\Omega

這大約是25℃下長1cm、寬1mm、銅厚35μm的PCB走線直流電阻的百分之一量級，意味著僅靠PCB級最佳化幾乎不可能實現，必須在封裝乃至晶片層級建置低阻抗供電路徑。

多層級PDN阻抗示意圖（按頻段分解）：

頻段	範圍	阻抗決定因素	物理實現
DC	0Hz	VRM輸出電阻、PCB走線/過孔直流電阻	遠端電壓取樣、多相併聯VRM
低頻	1kHz–1MHz	VRM反饋環路頻寬、板級大容量電容	鋁電解電容、大容量MLCC
中頻	1MHz–100MHz	板級MLCC、封裝基板平面電容	高頻MLCC陣列、電源/地平面對
高頻	100MHz–數GHz	封裝去耦、片上電容	倒裝晶片封裝、矽中介層、MIM/MOM電容、深溝槽電容

各個頻段的阻抗曲線並非平滑下降，而是分佈於多個LC諧振峰之間。設計者的任務就是通過調整電容型別、容量、數量和版面配置，使這些諧振峰逐一被“壓扁”，使整個阻抗譜始終落在目標阻抗線之下。任何一處諧振峰的觸頂都可能導致該頻點的電源噪聲異常放大。

時域表現：

在時域，PI失效表現為電壓跌落（voltage droop）與地彈反射（ground bounce）。當負載電流出現階躍上升，PDN電感抑制電流瞬時變化，電流缺口只能從就近電容抽取，導致電容放電、電壓跌落。其關係服從：

V_{text(droop)} = L_{text(loop)} \times frac(di){dt}

其中 L_{text(loop)} 是從晶片電源引腳到最近去耦電容再返回晶片地引腳的電流環路總電感。降低 L_{text(loop)}，從而在全頻帶抑制 frac(di){dt} 引起的動態壓降，是PI物理設計的核心命題之一。

關鍵引數

評估電源完整性需同時關注頻域與時域兩類指標，不同層級的指標間存在傳遞關係。

頻率域指標：

1. 目標阻抗 — 晶片電源軌允許的最高PDN輸入阻抗（單位mΩ），由允許紋波與最大負載電流確定，是PDN設計的頂層約束。
2. 阻抗譜曲線 — 用向量網路分析儀（VNA）或電磁模擬工具提取的PDN自阻抗隨頻率變化曲線，需全域低於目標阻抗。
3. 諧振峰值與諧振頻率 — 各級LC網路形成的阻抗尖峰，峰值過高往往是PI失效的直接原因。
4. 去耦電容有效頻率範圍 — 指某電容因其自身諧振頻率和安裝寄生電感而能有效降低阻抗的頻寬窗。

時間域指標：

5. 瞬態電壓跌落幅度 — 負載電流階躍時電源電壓從標稱值向下偏離的最大幅度，通常用示波器在電源測試點實測。
6. 瞬態過沖幅度 — 負載電流釋放時電壓向上反彈的峰值。
7. 恢復時間 — 從瞬態跌落髮生到電壓重新穩定在允許視窗內所需要的時間。
8. 電源紋波/噪聲峰峰值 — 穩態執行時電源軌交流噪聲的峰峰值幅度，包含VRM開關基頻、諧波及隨機噪聲。

結構與材料指標：

9. 封裝/基板環路電感 — 從晶片凸點到板級去耦網路通路上總的等效串聯電感，先進封裝目標往往在pH量級。
10. 單位面積片上電容密度 — 衡量工藝能夠提供的近端去耦能力，單位為nF/mm²或μF/mm²。
11. 金屬網格IR壓降 — 晶片內部電源網格因直流電阻造成的靜態壓降，通常要求控制在標稱電壓的1%–2%以內（來源：晶片設計公司IR sign-off準則，公開白皮書常見表述）。

技術路線

當前業界解決的PI難題主要有遞進的三條技術路徑，分別對應中低端、高階和前沿探索層級。

A. 傳統板級最佳化路線

通過PCB疊層設計、電源/地平面緊耦合、板級去耦電容陣列的合理版面配置來壓制阻抗。設計靈活、單板成本僅增加有限，但受限於過孔電感和板級電容的安裝寄生引數，難以勝任超過100MHz頻段的高頻去耦。目前仍廣泛用於嵌入式CPU、FPGA、網路處理器等中低功耗場景。

B. 先進封裝整合路線

將PI設計重心從PCB前移至封裝層，利用倒裝晶片（Flip-Chip）、高密度封裝基板、矽中介層等結構將去耦電容靠近晶片放置，大幅降低環路電感。典型代表為台積電的CoWoS（Chip-on-Wafer-on-Substrate）和英特爾的EMIB（Embedded Multi-die Interconnect Bridge）工藝。在該路線下，封裝基板內建的電源/地平面對可提供分散式的板級平面電容，矽中介層上整合深溝槽電容（DTC）可將單位面積電容密度提升至200–500 nF/mm²（根據台積電公開技術文獻表述），直接應對GHz級的瞬態電流需求。

該路線成本顯著增加（相較傳統BGA封裝，先進封裝成本可高出數倍至十餘倍，具體數值因產量和客製化程度而異，公開資料未見統一口徑），但已成為2024年前後高階AI GPU的標配基礎。

C. 垂直供電（Backside Power Delivery）路線

將整個電源分配網路搬至矽片背面，通過貫穿矽襯底的奈米級矽通孔（TSV）直接對正面電晶體供電，是一種顛覆性架構。其優勢在於：供電路徑距離縮短至晶圓厚度尺度（約數十微米），可望將環路電感降低一個數量級以上；同時釋放晶片正面金屬佈線資源，用於提高訊號互連密度。

英特爾計劃在其Intel 20A節點引入背面供電技術“PowerVia”，已於2023年展示測試晶片。台積電、三星亦分別在技術研討會上揭露了背面供電路徑圖。該路線目前主要挑戰包括：晶圓減薄與鍵合的良率、背面金屬與TSV的可靠性、熱傳導路徑重構引發的散熱難題。當前仍處於工程驗證與早期量產匯入銜接期（截至2025年3月）。

三條路線關鍵指標對比（定性）：

路線	供電路徑長度	典型環路電感量級	可覆蓋最高有效頻率	量產成熟度
板級最佳化	釐米級	nH級	數十MHz	成熟
先進封裝整合	毫米級	數十pH	數GHz	已規模量產
垂直供電	微米級	數pH級	>數十GHz	早期匯入

（注：具體電感值與工藝細節強相關，此處僅給出量級區間作為定性比較，來源依據晶片設計行業技術文件的普遍數值範圍。）

上游

電源完整性的上游環節包括支撐PI設計、模擬、材料及關鍵元器件的工具與要素供應商。

EDA工具與IP：

Cadence（Sigrity系列、Voltus、Clarity）、Synopsys（PrimePower、HSPICE、3DIC Compiler）以及Siemens EDA（HyperLynx PI）三家佔據PI模擬與分析工具的絕大部分市場份額。工具鏈覆蓋從晶片級的IR-drop與動態壓降分析、封裝/PCB級的三維全波電磁模擬，到跨尺度協同模擬。公開財報顯示，2024財年Cadence和Synopsys均實現年增率雙位數增長（Cadence 2024年總營收約44億美元，Synopsys 2024財年約65億美元），其中系統級分析和多物理場模擬是增長最快的板塊之一。

材料與基板：

• IC載板（ABF基板）：高階ABF基板由日本Ibiden、Shinko、臺灣欣興電子、南亞電路等少數供應商主導。ABF基板層數目前已可達16–20層，內建電源/地平面是封裝級PI的重要保障。
• 矽中介層與玻璃基板：矽中介層由台積電等晶圓廠內部加工；玻璃基板因潛在的超低損耗和與矽更匹配的熱膨脹係數被英特爾等視為下一代替代方案，當前仍在開發期。
• 高頻低損耗覆銅板：羅傑斯（Rogers）、松下電工、臺光電子等提供低Dk/Df的高頻板材，用於高速數字和射頻板的PI設計。

無源元件：

高效能MLCC電容是構成PI網路的基礎元器件。村田製作所、三星電機、TDK、太陽誘電等全球頭部MLCC廠商佔據主要份額。單顆AI加速器卡（如NVIDIA H100模組）板載MLCC數量可達數千顆，具體用量因板卡電源軌數量和設計冗餘度而異（公開資料未見確切單卡顆數統計）。車規、HPC級大容量、小尺寸（如0201、01005封裝）及低ESL品種需求旺盛，村田在2024年財年MLCC營收年增率增長約15%（依據公司季度財報估算）。

下游

電源完整性的下游應用覆蓋所有需要高效能運算晶片的終端場景，PI能力直接制約這些場景中晶片效能的理論峰值與實際釋放比例。

AI資料中心：

下游需求中當前最強勁的驅動力。NVIDIA H100/H200/B200系列、AMD MI300X系列等AI訓練/推論晶片的模組功耗從700W向1200W甚至更高演進（資料來源：各公司官網產品規格頁），供電架構從12V機架級向48V乃至更高電壓母線演進，帶動PI設計持續迭代。AI伺服器主機板通常採用多層數、超厚銅（3oz以上）PCB，配合背鑽和埋孔工藝降低PDN寄生。

高階消費電子：

智慧手機SoC、筆記型電腦CPU/GPU在有限空間內需要極高整合度的PI方案。台積電InFO封裝廣泛應用於手機AP，其PI設計高度依賴晶圓級整合無源器件和精細去耦電容網路。

自動駕駛與車載計算平台：

智慧駕駛域控制器（如基於NVIDIA Orin/Thor的平台）功耗集中於數十至上百瓦區間，需在嚴苛的車規級溫度範圍（-40°C至125°C以上）內保持PI穩定，對電容的溫度特性和壽命有額外約束。該市場的代表應用包括特斯拉FSD電腦板、大陸集團ADCU等。

通訊基礎設施：

5G基站基帶與數字中頻晶片、核心網裝置中的交換/轉發晶片均依賴高效能PI來保證大頻寬、低誤位元速率下的穩定執行。

受益公司

按產業鏈環節，可將參與方分為以下類別。所有公司列舉均基於公開資訊揭露，不構成任何形式的投資建議。

晶片設計/系統公司（PI需求與方案整合方）：

• 輝達（NVIDIA）：其資料中心GPU定義了當前PI的極限需求，台積電先進封裝是其PI方案的核心承載體。
• AMD：採用Chiplet架構，對跨芯粒統一PDN設計有獨特技術積累。
• 英特爾：推動背面供電（PowerVia）的技術先鋒，將PI寫入自身工藝路線圖。
• 博通（Broadcom）：為Google等雲端廠商定製TPU類晶片，其PI方案高度客製化。

先進封裝與晶圓代工：

• 台積電：CoWoS、SoIC等工藝事實上是高階PI的“物理法則載體”。2024年CoWoS產能持續緊張，資本支出加碼（公司2024Q2法說會提及先進封裝產能擴張計劃，未揭露確切產能片數）。
• 三星電子：發展I-Cube、X-Cube等2.5D/3D封裝路線，服務內部及外部HPC客戶。
• 日月光投控（ASE Holdings）：全球最大OSAT廠商，其VIPack平台涵蓋多種先進封裝方案，可配套PI最佳化服務。

EDA/IP廠商（PI工具鏈供應商）：

• Cadence、Synopsys、Siemens EDA：三家合計在PI/訊號完整性/多物理場模擬領域佔據主導，受益於設計複雜度持續攀升帶來的模擬需求增長。

材料與無源元件：

• 村田製作所（Murata）：全球MLCC龍頭，其高頻低ESL品種直接服務AI與汽車場景。
• Ibiden、欣興電子（Unimicron）：ABF載板關鍵供應商，受益於先進封裝對高疊層數載板的持續需求。

上述公司的公開市值與財務資料可通過各交易所公開資訊獲取，此處不進行個股權重比較或前景預測。

市場規模

電源完整性作為一個嵌入晶片設計、封裝設計與系統設計的橫向工程學科，沒有獨立的“PI市場規模”統計資料。本報告從相關可量化市場口徑來側面刻畫PI相關產業規模。

先進封裝市場（PI方案的核心實現載體）：

根據Yole Group 2024年報告預測，全球先進封裝市場將從2023年約390億美元增長至2029年約700億美元（CAGR約10%–11%），其中2.5D/3D封裝細分增速最高，是PI演進的核心技術語境。2025年2月更新的Yole資料進一步指出，與AI晶片直接相關的CoWoS類封裝產值在2024年已超越傳統消費電子封裝，成為增長主引擎。

PI模擬與多物理場EDA市場：

公開資料未見單獨拆分的PI EDA市場規模統計。但據SEMI及多家投行（如KeyBanc、Needham）對EDA行業的分析，包括PI/訊號完整性/熱/電磁在內的系統級分析工具合計市場約10億–20億美元級別（2024年口徑），並隨Chiplet/3D-IC設計方法推廣而快速擴大。

MLCC市場（與PI高度相關的元器件口徑）：

根據村田製作所與日本電子情報技術產業協會（JEITA）等公開資料，全球MLCC市場規模2024年估計在11000億–12000億日元區間（約合70億–80億美元），面向HPC/AI和車用的高階品種量價齊升，佔比逐年提高。

上述三個市場交集區域構成了PI相關支出的量化參考。整體定性判斷：受AI晶片功耗密度持續上升驅動，PI相關技術支出正以高於半導體行業平均增速的水平增長。

玩家對比

以下對比聚焦不同技術方案在PI效能、成本、量產成熟度等方面的差異，而非對具體公司進行優劣評判。

先進封裝路線對標（定性對比）：

維度	台積電CoWoS	三星I-Cube/X-Cube	英特爾EMIB + PowerVia
PI核心手段	矽中介層整合DTC、CoWoS-R中介層疊構最佳化	矽中介層/混合載板方案	EMIB橋接+背面供電重構PDN
當前量產水平	最高，服務NVIDIA/AMD主流AI產品	中等，內部專案及部分外部客戶已量產	中高，EMIB已量產；背面供電於2024年展示測試晶片，2025年預計匯入
PI效能優勢	中介層提供高電容密度，環路電感小，GHz級PDN設計成熟	高密度RDL可靈活佈設電源/地網路	PowerVia架構從根本上重新定義供電路徑，理論PI潛力最大
主要侷限	成本高、產能受限	生態圈和第三方IP/工具支援相對薄弱	背面加工良率與熱管理尚在工程爬坡期

（來源：各公司技術論壇、公開論文；具體效能引數多數為非公開資訊，此處僅作架構級對比。）

無源器件對比：

MLCC在電源完整性應用中與鉭電容、聚合物電容等存在競爭。MLCC憑藉超低ESR/ESL和小型化優勢佔據板級和封裝級高頻去耦主導地位，但大容量MLCC存在直流偏壓特性導致有效容量銳減的弱點。片上去耦則由矽基MIM/MOM電容、深溝槽電容承擔，電容密度雖低於高效能MLCC，但在GHz超高頻段因其無限接近電晶體的物理位置而具備無可替代的優勢。

風險

討論電源完整性的相關風險時，需按技術創新、產業供給和行業競爭三個維度分類。

技術與物理瓶頸風險：

• 阻抗牆風險：隨著電流持續增長與供電電壓的持續降低，目標阻抗要求呈超線性遞減。若材料和結構創新跟不上節奏，某些頻段的阻抗將無法降至目標值以下，形成PI“死區”，直接限制晶片實際可工作頻率。
• 多物理場耦合風險：PI設計中更大的電流密度與更緊密的整合結構，使得電源噪聲、熱分佈與機械應力間的耦合效應更強。單一物理場的最佳化可能引發另一物理場的退化，當前的多物理場協同模擬工具仍在快速演進中，完整覆蓋整個設計流程尚存難度。
• 背面供電可靠性風險：TSV和背面金屬層可能會引入新的應力和熱迴圈失效模式，長期可靠性資料仍在積累中（截至2025年3月，公開資料未見完整的10年級可靠性報告）。

產業鏈集中度風險：

• 先進封裝產能高度集中於台積電，其CoWoS產能的擴張節奏直接影響全球AI晶片供給節奏。單一節點的擾動（如地震、地緣因素）可傳導至整條PI產業鏈。
• 高階ABF基板和特殊材料供應商數量有限，需求擴張期易出現供給瓶頸。

競爭與替代風險：

• 英特爾背面供電技術若率先量產且可靠性得到驗證，可能重塑先進封裝PI的競爭格局。
• 垂直供電技術所依賴的晶圓減薄、鍵合等裝置由少數供應商（如應用材料、Lam Research、東京電子等）提供，裝置產能依賴性構成間接風險。

誤讀糾偏

• 誤讀：“電源完整性無非是電源紋波小一點，多放電容就行。”

  • 糾偏：紋波只是PI的淺層外在表現。PI的核心是全頻譜阻抗匹配與諧振管理。無差別增加板級MLCC不僅不會壓制GHz級噪聲（受限於安裝寄生電感的濾波上限），還可能引入新的諧振峰，反而惡化PI。真正的PI設計是“每顆電容的擺放都有電磁模擬依據”的定量科學。

• 誤讀：“PI這東西PCB Layout工程師調一調就好了，和晶片設計沒關係。”

  • 糾偏：在AI晶片時代，這是明顯過時的觀點。對數十瓦量級的移動SoC而言，封裝與片上去耦已然決定PI品質的上限。上百瓦乃至千瓦級的晶片更是將PI主戰場徹底推進到封裝和矽片層級。PI現已強制嵌入晶片物理設計流程，生成電源網格拓撲、矽電容預留面積與時序裕度三者間的精妙平衡。離開晶片–封裝協同設計談PI，無異於刻舟求劍。

• 誤讀：“垂直供電技術一旦量產，所有當前PI問題馬上成為歷史。”

  • 糾偏：背面供電重構了PDN拓撲，可將環路阻抗顯著降低，但並非萬能。它解決了正面供電路徑過長的高頻問題，卻將挑戰轉移到了TSV陣列的均勻性、背面金屬網格的IR壓降，以及背面供電網路與正面熱傳導路徑的空間衝突等新維度。PI將演化為新形態，但不會就此消失。

最新事件

（時序截至2025年3月初）

• 2025年1月：台積電在2024Q4法說會上表示2025年CoWoS產能將較2024年翻倍，以滿足包括NVIDIA Blackwell系列在內的AI晶片需求，此舉應可緩解高階PI封裝方案的供應緊張。
• 2024年12月：NVIDIA正式釋出B200 GPU，採用台積電4NP工藝與新一代CoWoS-L封裝，模組功耗1000W級別；電源設計上繼續深化與VRM廠商的定製合作，推動48V母線直接轉換方案以改善系統級PI。
• 2024年9月：英特爾在Intel Innovation上公佈更多關於背面供電（PowerVia）的量產準備進展，稱已有內部測試晶片回片，效能頻率提升約6%，同時標準單元利用率超過90%（來源：英特爾官方部落格）。
• 2024年6月：三星在2024 Symposium on VLSI Technology上展示用於3D-IC的垂直整合電容，可為頂部芯粒提供額外近端去耦；相關PI實測資料在會議論文中做了初步揭露。

公開資料中未見2025年1–3月期間其他足以列入“最新事件”的PI領域重大量產公告或標準釋出。

追蹤指標

技術進展類：

指標	觀察頻率	解讀邏輯
台積電/三星/英特爾先進封裝技術路線圖更新	年度（技術論壇）	判斷2.5D/3D PI方案下一步架構迭代方向
垂直供電技術匯入量產節點的訊息	事件驅動	背面供電量產的訊號，可能觸發PI範式變更
IEEE EPEPS等會議發表的關鍵論文標題	年度	留意學術界/產業界最新PI痛點與解決方法

供給與產能類：

指標	觀察頻率	解讀邏輯
台積電季度法說會CoWoS產能與資本支出口徑	每季度	高階PI封裝產能釋放節奏，影響AI晶片出貨預期
ABF載板供應商（如欣興、Ibiden）月度營收/季度出貨面積	月度/季度	與先進封裝需求聯動，驗證PI材料端景氣程度
村田/TDK/三星電機MLCC業務營收及高頻品種出貨比重	月度/季度	觀察HPC/AI場景對PI無源元件拉動能力

應用需求類：

指標	觀察頻率	解讀邏輯
NVIDIA/AMD/英特爾HPC晶片的TDP及目標供電電壓	產品釋出	TDP上升 + 電壓下降 = PI難度升級，驅動技術投資
主流AI伺服器/加速卡拆解報告揭露的電容數量與封裝形式	事件驅動	間接感知單卡PI方案複雜度的演化

競爭與市場類：

指標	觀察頻率	解讀邏輯
EDA廠商（Cadence/Synopsys）系統分析板塊營收增速	季度	PI模擬工具需求的景氣指標
Yole Group等第三方機構先進封裝市場年度報告	年度	獲得PI相關市場支出的總體量級與結構性變化

信源

核心教材與學術基礎：

• Eric Bogatin, Signal and Power Integrity – Simplified, 3rd Edition, Prentice Hall, 2018.（PI入門必讀）
• Larry D. Smith, Eric Bogatin, Principles of Power Integrity for PDN Design, Prentice Hall, 2017.（目標阻抗方法與層級化去耦理論的詳述）
• Madhavan Swaminathan, A. Ege Engin, Power Integrity Modeling and Design for Semiconductors and Systems, Prentice Hall, 2007.（涵蓋PDN建模與系統模擬）

產業與市場資料來源：

• Yole Group, Advanced Packaging Market Monitor , 2024/2025更新.（先進封裝市場口徑與規模）
• SEMI, World Fab Forecast / EDA Market Reports .（半導體裝置與EDA市場宏觀統計）
• JEITA / 村田製作所 季度/年度報告.（MLCC市場規模與趨勢）
• J.P. Morgan, KeyBanc, Needham等投行關於EDA與先進封裝的行業研究報告.（僅供交叉驗證定性趨勢，非投資決策依據）

公司源公開資訊（部分高頻參考來源）：

• 台積電 季度法說會投資者簡報與技術研討會資料（TSMC Technology Symposium）.
• NVIDIA GTC主題演講與技術部落格.
• 英特爾 Intel Innovation活動報道及官方部落格.
• AMD、博通、三星電子等公司官網與投資者關係頁面.

學術與專業會議：

• IEEE EPEPS (Electrical Performance of Electronic Packaging and Systems) 會議論文集.
• IEEE Transactions on Components, Packaging and Manufacturing Technology 期刊.
• DesignCon（國際訊號與電源完整性領域重要性最高的工業界會議）論文集與教程資料.

（本頁面所有公司名稱與產品均為主營業務客觀列舉或來源索引，不構成投資建議。具體財務數字均標註年份與出處，未標註年份的產業資料均為觀察期末即2024–2025年初的公開資訊口徑。若引用資料點無法追溯確切來源，已在文中註明“公開資料未見”。）