PDK

1) 3 秒看懂

PDK（工藝設計套件）是把一座晶圓廠的物理製造能力壓縮成一套可被 EDA 工具讀取的數字規則包。它同時扮演”翻譯器”與”合同書”：翻譯器將原子級的摻雜、刻蝕、沉積轉化為電路工程師能理解的電晶體模型與幾何約束；合同書則規定——只要你嚴格遵循這套規則設計版圖並完成籤核，代工廠就有義務將設計變成可工作的晶片，並對其可製造性與良率承擔工藝邊界內的責任。沒有 PDK，最先進的 EDA 工具也無法生成可流片的掩模資料。

2) 3 分鐘產業解釋

晶片產業的核心張力在於設計與製造的高度解耦：設計公司追求架構創新與快速迭代，代工廠則依賴高度標準化的批次製造以攤薄天文數字的產線投資。PDK 正是化解這一張力的制度性發明。

代工廠以 PDK 為唯一載體，將其專有工藝引數——涵蓋電晶體的確切電流-電壓特性、金屬層的厚度與介電常數、阱與襯底的寄生結構——封裝後交付給無晶圓廠設計團隊。沒有 PDK，時序模擬將成為空中樓閣，版圖工具無法判斷走線是否會違反光刻約束，製造端的 OPC（光學鄰近校正）也無法從前端獲得統一的意圖描述。

從產業經濟學看，PDK 本質上是一種隱性知識的產品化封裝。公開報道顯示，一套 28 nm 節點的成熟 PDK 需要數十家 IP 供應商、EDA 廠商與代工廠超過兩年的協同開發，總投入可達數千萬美元（行業估算）。而在 5 nm 以下節點，前期 PDK 開發投入常超過 2 億美元（行業估算，基於代工廠研發支出分攤與 EDA 生態投入）。模型精度每提升 1%，可能意味著晶片頻率提升數十兆赫或功耗降低數個百分點，在大規模出貨背景下直接轉化為鉅額獲利。這也解釋了為何只有少數具備工藝-設計協同最佳化能力的巨頭能率先推出有競爭力的先進節點 PDK，並藉此鎖定關鍵客戶。

3) 技術原理

PDK 的底層邏輯是為抽象電路描述建置一個物理世界的”數字孿生”。其技術骨架由三大支柱構成。

器件緊湊模型：從物理方程到電路模擬 將一顆 FinFET 或奈米片電晶體的行為壓縮為能在 SPICE 引擎中高效求解的方程組，是 PDK 最核心的任務。平面工藝時代廣泛採用 BSIM4 模型，涵蓋電壓、溫度、尺寸擬合引數約數百個。進入 FinFET 節點後，BSIM-CMG 成為主流——它必須準確重現三維溝道的量子限制效應、鰭的角度偏差引起的閾值漂移，以及寄生源漏電阻等細節。代工廠需製造數千顆特殊測試結構，利用自動探針臺實際測量直流與射頻特性，再經全域性最佳化演算法提取模型引數，通常要求在歸一化均方根誤差低於 1%–2%（直流 IV 曲線）後才可用於時序籤核。這是商業代工廠與學術/開源 PDK 的本質分水嶺。

物理驗證規則集：幾何的絕對法則 DRC 規則寫成一套基於多邊形布林與間距運算的指令碼，其背後是光刻物理、刻蝕負載效應、CMP 平坦化等製造學科。一條規則可能要求”任意柵極多邊形面積不小於 0.003 μm²”，或”在區域性金屬密度超過 45% 時，相鄰線間距需額外增加 10 nm”。先進節點的 DRC 規則集可達數百萬行程式碼，執行時依賴分散式計算。LVS（版圖-原理圖對照）則從物理版圖提取電晶體與無源元件的網表，並與原始電路網表進行同構比較，確保未出現短路、斷路或器件尺寸失配。

寄生引數抽取：隱性元件的回推 互聯線絕非理想導線。在 GHz 頻段，金屬線的電阻、對地電容以及鄰線間的耦合電容會顯著改變訊號延遲、串擾與功耗。PDK 內的 PEX 工藝檔案（常為 iRCX 或 ITF 格式）定義了每一層介質與金屬的薄膜模型，三維場解算器據此快速計算出各線網的寄生 RCLK 網路。後模擬將寄生網表與原始電晶體網表合併，才能準確判斷建立/保持時間、IR 壓降和訊號完整性——這是數字晶片 sign-off 不可省略的一步。

電路原理圖與PDK模型庫
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版圖設計：遵循PDK規則/密度約束
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LVS 驗證：提取網表並與原理圖比對
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寄生引數抽取：PDK工藝檔案驅動R/C/CC計算
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後模擬：合併寄生網表，執行時序/功耗/訊號完整性分析

圖：PDK 在物理設計流程中的嵌入位置

4) 關鍵引數

衡量 PDK 質量與可用性的關鍵指標（行業通用口徑，不含特定客戶資料）：

• 模型精度：直流 Id-Vg 的歸一化 RMS 誤差（通常目標 2%，行業慣例）；環振頻率的模擬值與矽實測值的決定係數 R²0.95（代工廠技術論壇公開目標區間）；射頻/毫米波器件 S 引數模擬與實測的相對誤差。
• 功能覆蓋完整度：是否同時涵蓋數字、模擬、射頻、高壓、嵌入式儲存器（eFuse/MTP/OTP）等器件模型；是否提供蒙特卡洛統計模型與老化模型（BTI/HCI），以支撐 6σ 高可靠設計。
• 設計規則的可程式設計質量：規則語言清晰度、是否支援自動修復建議；在先進節點是否內嵌工藝約束驅動版圖功能，以避免事後 DRC 大量違規。
• 版本成熟度：進入 1.0 版本後規則變動的頻率與幅度（低變動頻率顯著減少晶片迭代成本）；0.1/0.5 階段標註的”僅供內部評估”警告與 1.0 生產版本的區別。
• 工具鏈一致性：同一 PDK 在數字實現工具與定製模擬環境間的行為偏差；跨 EDA 工具的可移植性驗證狀態（部分代工廠公開通報其與 Cadence、Synopsys 雙方的驗證結果，公開資料可見）。

5) 技術路線對比（量化區間表）

以下基於行業公開區間定性對比，具體數值因代工廠與節點代際而異，均已標註”行業估算”。

維度	成熟節點 PDK (如 28 nm 平面 CMOS，2015 年前後基線)	先進節點 PDK (如 5 nm 以下 FinFET/GAA，2022 年後資料)
核心器件模型	BSIM4/PSP（平面）	BSIM-CMG（FinFET）或定製奈米片模型
單器件模型引數數量	約 200–400 個（行業估算）	約 1000–3000 個，含 LDE 依賴項（行業估算）
設計規則項數	數千條	數萬條，含多重曝光切割與密度漸變規則
PEX 工藝檔案複雜度	層間均勻介質，簡化 RCL 網路	各向異性介質、透層耦合，生成數十萬至數百萬節點網路
標準單元庫典型 track 數	7–12 track（公開資訊）	5–7 track（行業估算）
從首次矽驗證到 1.0 版本週期	8–15 個月（行業估算）	可達 24 個月及以上（供應鏈估算，公開資料未見確切月數）
PDK 資料包大小	約 10 MB–500 MB	5 GB–50+ GB（行業估算）
射頻/毫米波支援	基礎模型與有限電感庫	厚銅模型、毫米波 EM 模型、協同設計平台

6) 上游

PDK 的上游可拆解為三個核心層，每一層都鎖定 PDK 的精度邊界與交付節奏。

• EDA 引擎與驗證核心：Cadence、Synopsys、Siemens EDA 三家提供與 PDK 深度耦合的 DRC/LVS/PEX 引擎和 SPICE 模擬核心。代工廠在編寫 PDK 時必須與這些引擎進行數以萬計的迴歸測試。EDA 廠商事實上的技術鎖定效應，使得 PDK 與特定工具版本形成強繫結。
• 基礎 IP 與標準單元庫：Arm、各代工廠內部 IP 團隊以及第三方 IP 提供商基於開發中的 PDK 開發物理 IP（標準單元、儲存器編譯器、介面 PHY）。PDK 中 Pcell 與工藝檔案的細粒度質量直接決定 IP 的可移植性與面積效率。
• 材料與裝置工藝資料：底層介電常數、蝕刻速率、應力引數等基礎資料來自裝置商（應用材料、科林研發半導體、東京電子等）的工藝模組以及代工廠內部實測，經由 TCAD 模擬校準後進入 PDK 的寄生引數檔案。

7) 下游

PDK 的下游按價值鏈深度依次展開：

• 直接設計應用層：無晶圓廠邏輯晶片（高通、Apple、輝達、AMD 等公開揭露其代工夥伴關係）、模擬/混合訊號（德州儀器、ADI）、射頻前端（Skyworks、Qorvo）均需繫結代工廠 PDK。設計服務公司（如創意電子、世芯電子）作為中間層，幫助客戶解讀 PDK 並實現物理設計。
• 先進封裝延伸層：面向 Chiplet 與 3D-IC 的 PDK 已向下延伸至 bump/TSV 幾何規則、RDL 引數與混合鍵合的應力規則，以對接 CoWoS（台積電）、InFO（台積電）、EMIB（英特爾）等封裝流程。
• 測試與良率反饋層：PDK 中的老化模型與統計模型直接被測試工程團隊用於設定測試限值與裁剪測試向量，形成設計–製造–測試的閉環。

8) 受益公司分類

• 主導型代工廠：台積電（擁有覆蓋 0.13 μm 至 3 nm 的 PDK 體系，其 FinFlex 技術由對應的多版本 PDK 支撐，構成客戶粘性的關鍵壁壘）；三星電子（先進節點 PDK 以積極 DTCO 著稱，與客戶在早期良率模型上的聯合最佳化頗為活躍）；英特爾代工服務（將內部積累的 DTCO 經驗逐步轉化為對外部客戶易用的標準化 PDK，是其代工戰略的關鍵驗證點）。
• 特色工藝代工廠：格芯、聯電、中芯國際等聚焦 FD-SOI、BCD、CIS、高壓等領域的定製化 PDK，在細分市場形成資源壁壘。
• EDA/IP 生態核心：Cadence、Synopsys 與代工廠 PDK 版本的強整合關係，使其工具與代工 PDK 形成事實上的共同銷售；Arm 的物理 IP 代際遷移也高度依賴 PDK 成熟度。
• 設計服務與解決方案：創意電子、世芯電子等設計服務公司，其業務直接受益於 PDK 穩定性和功耗/效能預測的準確性。

宣告：以上僅基於行業角色客觀陳述，不構成任何投資或買賣建議。

9) 市場規模與供需邏輯

PDK 本身不直接以單獨產品形式銷售，其價值內嵌於代工服務與 IP 許可費中。其經濟學可從兩個維度觀察：

• 開發成本與回收：一套 28 nm 節點的成熟 PDK 投入約數千萬美元，而 5 nm 以下節點全套 PDK（含多重模型、IP 支援和驗證環境）的總開發投入可超過 2 億美元（行業估算，參考代工廠公開研發支出結構與供應鏈估計，2023–2024 年口徑）。代工廠每新增一家大規模量產客戶，前期的 PDK 沉沒成本就能更充分攤銷，因此 PDK 的友好度、成熟度和供應彈性構成爭奪設計訂單的隱形戰場。
• 市場需求的間接對映：全球晶圓代工市場在 2023 年約 1100 億美元（Gartner、IC Insights 等機構公開口徑），其中先進節點（7 nm 及以下）營收佔比已超過 50%。這些節點的所有設計流片均須依賴 PDK，無法分離統計，但可保守推斷 PDK 支撐的設計活動間接對應了超過 500 億美元的年代工營收（基於上述機構資料推算，2023 年）。隨著 Chiplet/3D-IC 設計流的普及，支援跨 die 互連的 PDK 需求正在從尖端客戶向主流擴充套件。

10) 玩家對比（主要體系定性對比）

以下對比基於公開技術論壇、代工廠白皮書與 EDA 產品文件，具體版本間細節差異顯著。

台積電 PDK 體系

• 覆蓋範圍：從 0.13 μm 至 3 nm（含 FinFlex 多版本 PDK）。
• 突出特徵：與 Cadence、Synopsys 工具鏈深度繫結且版本更新同步；統計模型與老化模型完整；射頻 PDK 涵蓋毫米波 EM 模型（公開資料可見）。
• 生態壁壘：豐富的第三方 IP 與設計服務生態，切換成本極高。

三星 Foundry PDK 體系

• 覆蓋範圍：重點在先進節點（如 5 nm/4 nm/3 nm GAA）。
• 突出特徵：早期 DTCO 協作活躍；在客戶聯合最佳化良率模型上更為激進（公開報道提及早期客戶合作開發）；先進節點 PEX 寄生模型迭代較快。
• 生態壁壘：依靠三星儲存器/GAA 工藝的內部學習曲線推動 PDK 成熟。

英特爾代工服務 PDK

• 覆蓋範圍：正在將內部節點（如 Intel 4/Intel 3/18A）外部化。
• 突出特徵：將數十年 IDM 內部積累的 DTCO 沉積於 PDK；標準化程度逐步追趕商業代工廠標準；PDK 面向 Chiplet 互連的原生支援較多（公開技術演示中可見）。
• 生態壁壘：EDA 與 IP 生態仍在建置中，外部客戶的採用曲線是觀察重點。

特色工藝陣營（格芯/聯電/中芯國際等）

• 覆蓋範圍：FD-SOI（28 nm/22 nm）、BCD、高壓、CIS 等。
• 突出特徵：提供高度面向應用的定製化 PDK；矽光子、嵌入式非易失儲存器的模型常有差異。
• 生態壁壘：在細分領域（如汽車級 BCD 平台）PDK 成熟度構成進入門檻。

11) 風險

• 模型失準風險：0.1/0.5 版 PDK 僅包含初步器件模型，甚至缺失部分寄生引數抽取規則。在此 PDK 上進行產品設計可能導致矽實測值與模擬嚴重偏離，甚至功能失效，由此導致的重新流片成本可達數百萬至上千萬美元（取決於節點，行業通用量級估算）。
• 規則頻繁變動風險：PDK 從 0.5 到 1.0 階段的設計規則可能經歷數十次迭代。如果設計團隊在此階段凍結版圖，後續規則更新可能導致大量 DRC 違規迴流，顯著延長專案週期（公開資料揭露，部分 5 nm 以下專案因此延期 3–6 個月）。
• 單一代工廠鎖定風險：PDK 不具備跨代工廠的可移植性（即便聲稱相同節點）。一旦公司將所有設計資產綁定於一家代工廠的 PDK，切換代工廠意味著版面層級甚至架構的重新設計，轉換成本佔專案總成本的比重可達 30%–60%（行業定性評估，無統一源資料）。
• 權限與出口管制風險：先進節點 PDK 常設有嚴格的客戶資質審查與地域出口控制條款，某些技術細節需獲得代工廠逐項授權。相關政策變化可能導致部分客戶無法更新 PDK 或損失先前設計投入（公開貿易政策檔案可見）。
• 開源 PDK 效能鴻溝：開源 PDK（如 SkyWater 130 nm）的效能與商業 PDK 存在數量級差異（器件模型簡陋、無統計/老化支援、DRC 規則稀疏），僅可用於教育與原型驗證，不可直接用於量產導向的競爭性產品（開源專案自身文件明確標註）。

12) 誤讀糾偏

• 誤讀：“PDK 就是 DRC 規則檔案再加幾個 Spice 模型。” 事實：DRC/LVS 規則只是 PDK 的表層。其真正價值核心在於經矽資料校準的電晶體緊湊模型（決定模擬能否反映矽行為）以及寄生引數抽取的工藝檔案（決定時序與訊號完整性分析精度）。沒有高精度模型，版圖即使 DRC 零錯誤，晶片也可能無法工作於目標頻率，甚至完全失效。

• 誤讀：“只要拿到 PDK，任何有經驗的團隊都能順利設計該工藝的晶片。” 事實：PDK 是必要條件而非充分條件。先進節點下，設計團隊必須深刻理解版圖依賴效應（LDE）、導線溫度梯度、工藝角內非高斯變異行為等二次效應，而 PDK 只是暴露了這些效應的邊界，並未消除設計複雜度。公開案例表明，即便擁有完整 PDK，設計團隊通常仍需數次測試晶片迭代才能完全掌握一個先進節點。

• 誤讀：“不同代工廠的同一節點 PDK 差不多，可以橫向對比遷移。” 事實：即使同為所謂的”7 nm”節點，不同代工廠的光刻策略、電晶體架構細節、金屬堆疊層數與材料差異會導致 PDK 在模型引數、DRC 約束與寄生特性上完全不同，版圖幾乎不能直接平移。

13) 最新事件（截至 2025 年 6 月附近）

• 先進節點 PDK 版本推進：台積電在 2024 年下半年至 2025 年第一季度陸續面向早期客戶更新 N2 節點 PDK（0.5 版本），引入奈米片器件的統計模型與溫度依賴性曲線（公開技術研討會上揭露，2024 年 12 月–2025 年 3 月）。三星在 2024 年四季度至 2025 年一季度向其合作伙伴推送 SF3（GAA）節點的 1.0 候選版本 PDK，重點提升 SRAM 編譯器的時序精度（行業報道，2025 年 2 月前後）。
• 3D-IC 與 Chiplet PDK 加速成熟：台積電將 3Dblox 標準化資料結構與 CoWoS/InFO 物理實現規則整合進入其 Advanced Packaging PDK，並在 2024 年開放部分外部訪問權限（台積電 2024 年技術研討會發言）。英特爾公開其 18A 節點與 EMIB 封裝聯合設計 PDK 的早期版本，供戰略客戶評估（2024 年下半年至 2025 年初）。
• 開源/教育 PDK 動態：SkyWater 130 nm 開源 PDK 的生態持續擴充套件，但開發者社群已明確宣告其不可用於產品級流片（專案文件 2024 年版）。此外，GlobalFoundries 與部分高校合作釋出了 GF 180 nm 教育用 PDK，以降低學術流片門檻（公開新聞，2023–2024 年）。
• 出口管制與 PDK 授權：部分先進節點 PDK 的獲取被納入更嚴格的多邊出口管制架構，涉及特定地域客戶與終端用途審查，相關條款在 2024 年有進一步明確（公開貿易與法規檔案）。

14) 追蹤指標

• 代工廠 PDK 版本公告：新節點 0.5/1.0 版本的釋出時間、支援器件清單變化（是否涵蓋 RF、高壓、eFuse 等）、伴隨 IP 庫的可用性變化。代工廠技術研討會（如 TSMC Technology Symposium、Samsung Foundry Forum、Intel IFS Direct Connect）是核心資訊視窗。
• EDA 工具相容性驗證進度：PDK 與 Cadence、Synopsys 最新工具版本的聯合認證完成狀態，以及是否出現已知的約束歧義通報（EDA 供應商產品更新日誌與技術新聞）。
• PDK 與 IP 生態的協同進度：關鍵 IP（HBM 介面 PHY、PCIe 物理層、UCIe Die-to-Die IP）所適配的 PDK 版本，以及新架構（如 Armv9 物理 IP）對應的代工廠 / 節點支援列表。
• 公開良率與模型校準反饋：部分代工廠會在技術論壇上公開某些節點的環振頻率分佈與模型預測的對比（矽驗證資料）。這些資料直接反映 PDK 的模型校準成熟度。
• 政策與管制動態：對先進節點 PDK 授權的地域與終端使用者控制是否出現更新（公開政府檔案與代工廠合規宣告）。

15) 信源

• 本頁面內容基於半導體行業公開技術文獻、代工廠技術論壇公開演講與白皮書、EDA 產品公開文件及標準組織檔案綜合歸納，未引用未公開的客戶特定試驗資料。
• 所有量化數字均以”行業估算""供應鏈估算""公開口徑”等明確標註，部分割槽間值源於跨廠商的定性比較，具體數值因代工廠與版本而異。
• 器件模型推導細節可參閱 IEEE Transactions on Electron Devices 中 BSIM 系列標準論文。物理驗證原理可參閱《Principles of VLSI Design – Manufacturability and Reliability》及 Siemens EDA（原 Mentor Graphics）相關技術資源。
• 開源 PDK 生態進展可關注Google/SkyWater 合作的開源 PDK 專案、FOSSi 基金會的公開資料，以及高校與代工廠聯合釋出的教育用 PDK 通告。