RISC
1. 3 秒看懂
- RISC = Reduced Instruction Set Computer，一種以 精簡指令集 換取硬體效率、高效能與低功耗的設計哲學，本質是“讓硬體只做最必要的事”。
- 核心特徵：Load/Store 架構（僅載入/儲存指令訪問記憶體）、指令長度固定且格式規整（典型為 32‑bit）、大量通用暫存器（常見 32 個）、單週期執行導向（CPI 接近 1）。
- 現實意義：你手機中的 ARM 晶片、火爆的 RISC‑V 開源生態、路由器裡的 MIPS 都屬於 RISC 流派。它既是移動與物聯網處理器的事實標準，也是 AI 加速器控制核心的預設選擇。
2. 3 分鐘產業解釋
RISC 不是某款具體產品，而是一套計算機體系結構設計範式。它誕生於 1980 年代初：IBM 801 專案率先探索全流水精簡設計；加州大學伯克利分校的 RISC‑I/II 與斯坦福大學的 MIPS 用實驗證明，精簡指令＋流水線可以媲美甚至超越當時龐大、複雜的 CISC（Complex Instruction Set Computer）。
核心設計原則包括：
- 所有運算在暫存器內完成，記憶體訪問只通過 load/store 指令；
- 指令長度固定（多數為 32 位），取指、譯碼極其規整；
- 指令格式高度統一，操作碼與暫存器欄位位置固定，便於流水線和高頻設計；
- 大量使用流水線，追求理想情況下每個時鐘週期完成一條指令（CPI≈1）；
- 編譯器承擔指令排程、暫存器分配等複雜任務，軟硬體協同在 RISC 中佔據決定性地位。
隨後數十年，RISC 從實驗室走出，經歷了高效能工作站、嵌入式、移動網際網路三大浪潮。MIPS、SPARC、Alpha、PA‑RISC 等在 1990 年代的工作站與伺服器市場大放異彩。進入 21 世紀，ARM 憑藉極低的功耗和靈活的 IP 授權模式統治了手機、平板與無數嵌入式裝置。與此同時，Intel 在 P6 微架構中將 x86 指令內部翻譯成類似 RISC 的微操作，標誌著 RISC 設計思想在實現層已取得壓倒性滲透。
今天，產業已不再爭論“RISC 能否取代 CISC”，焦點已轉向 RISC 生態內部：
- ARM 的商業授權體系繼續主導移動、嵌入式和部分伺服器；
- 開源的 RISC‑V 正催生一個去中心化的處理器生態，吸引大量初創公司和國家自主專案；
- 在 AI 與異構計算時代，RISC 的簡化介面使其成為加速器、控制核心的天然基底。
3. 技術原理
RISC 的精髓在於**“簡單‑規整‑快速”的資料通路與編譯器友好介面**，以下從經典五級流水線切入並延伸至現代實現。
五級流水線與資料通路
+----------+ +----------+ +----------+ +----------+ +----------+
| IF |-> | ID |-> | EX |-> | MEM |-> | WB |
| 取指 | | 譯碼/讀 | | 執行/計 | | 訪存 | | 寫回 |
| | | 暫存器 | | 算地址 | | | | 結果 |
+----------+ +----------+ +----------+ +----------+ +----------+
^ | | |
| v v |
PC+4更新 分支決議 記憶體讀取結果
(load)- IF（取指）：根據程式計數器（PC）取指令，固定長度使得 PC 可直接加常量（如 +4）進入下一條，無需複雜長度解析。
- ID（譯碼/暫存器讀）：提取源運算元並符號擴充套件立即數，同時生成控制訊號。指令格式的規整性讓譯碼器功耗和麵積遠低於變長 CISC。
- EX（執行）：ALU 完成算術/邏輯操作或計算 load/store 有效地址。
- MEM（訪存）：僅 load/store 指令訪問資料儲存器，其餘指令空轉但傳遞結果。
- WB（寫回）：將 ALU 結果或載入資料寫回暫存器堆。
關鍵實現機制
- 暫存器堆：典型 RISC 配備 32 個通用暫存器（如 ARMv8 提供 31 個 64 位暫存器 + 零暫存器，RISC‑V RV32I 有 32 個 32 位暫存器）。多埠 SRAM 訪問是頻率瓶頸，但大量暫存器極大減少了記憶體訪問。
- ALU 及指令格式：所有算術指令共享同一暫存器源/目標欄位位置，運算型別由“funct”碼區分。這使譯碼器能以固定抽取邏輯運作，為超標量亂序執行的多發射提供天然便利。
- 冒險與轉發：資料冒險（如 load 後立即使用）由轉發單元（旁路）解決，將 MEM/WB 結果直接送回 EX 輸入端。控制冒險早期採用延遲槽，現代全面轉向分支預測與投機執行。
- 從標量到超標量、從順序到亂序：現代高效能 RISC 處理器早已是多發射、亂序執行、深度流水線的複雜設計。Apple 的 M 系列、AWS Graviton 等本質仍是 ARM/RISC 指令集，但內部微架構已極度複雜。然而，指令集表層的規整性仍讓解碼器設計遠較 x86 簡單，有助於在同等功耗下堆砌更多執行單元，這是 RISC 能效優勢的根源。
編譯器驅動的設計
RISC 將硬體複雜性遷移至編譯器：指令足夠正交，編譯器可通過暫存器分配、指令排程、迴圈展開等充分挖掘指令級並行。即便原始碼對應的指令條數多於對等 CISC 程式碼，總體執行週期仍因流水線暢通而佔優。這一“硬體簡單化、編譯器智慧化”的思路至今仍是所有新架構的共同假設。
4. 關鍵引數
以下為評估 RISC 處理器常用指標，具體數值取決於工藝、微架構與實現，需始終關注廠商最新資料手冊。
- 指令長度：固定 32‑bit 為主流，ARM 同時支援 16‑bit Thumb/Thumb‑2 壓縮指令，RISC‑V 支援可選的 16‑bit C 擴充套件，以提升程式碼密度。參考來源：各指令集架構規範。
- 通用暫存器數量：RISC‑V RV32I/RV64I 為 32 個整數暫存器；ARMv8 架構提供 31 個 64 位通用暫存器。資料來源：RISC‑V ISA Specification, ARM Architecture Reference Manual。
- CPI / IPC 目標：經典 RISC 設計的目標是 CPI≍1.0，但現代超標量亂序處理器 IPC 可達 3~6 甚至更高。實際資料高度依賴於負載與設計，公開資料未見全行業統一基準。
- DMIPS/MHz：Dhrystone 基準（ARM 較常用），如 ARM Cortex‑M4 約 1.25 DMIPS/MHz（ARM 技術參考手冊，2010 年）；Cortex‑M7 約 2.14 DMIPS/MHz（ARM，2014 年）。該指標老舊，僅反映順序標量能力。
- CoreMark/MHz：嵌入式領域更通用的效能密度指標。ARM Cortex‑M4 約 3.42 CoreMark/MHz（EEMBC 資料庫，2020 年）；SiFive E76 核心約 3.6 CoreMark/MHz（SiFive 產品簡報，2021 年）；Andes AX45MP 約 5.1 CoreMark/MHz（晶心科技新聞，2022 年）。數值受編譯器、工藝、頻率影響較大。
- 能效比：RISC 的規整解碼與控制邏輯在同等效能目標下通常提供優於 CISC 的每瓦效能，但缺乏跨架構統一測試標準。AWS Graviton3 與同期 x86 相比，每瓦效能優勢約 20‑40%（AnandTech 測試，2022 年），可作為 ARM 伺服器實現參考。
- 面積效率：小面積是 RISC‑V 在 IoT 和 MCU 中的核心優勢。以 28nm 工藝為例，一部 RV32IMC 微控制器核心面積可小於 0.1 mm²（參考 SiFive E2 系列手冊，2020 年）。
5. 技術路線
RISC 內部已分化出多條技術路線，且與 CISC 實現技術交叉融合。
- 商業授權路徑（ARM 生態）：以 ARM 為代表的指令集非開源、IP 核有償授權。優勢在於跨代相容、龐大軟體生態、經嚴格驗證的核心；缺點是授權費與架構控制權集中在單一商業實體。代表路線包括 Cortex‑M（微控制器）、Cortex‑A（應用處理器）、Neoverse（基礎設施/雲端端）。2023 年 Arm 上市，進一步加強其商業穩定性，但也引發部分客戶尋求開源替代。
- 開源免授權費路徑（RISC‑V）：RISC‑V 指令集採用 Creative Commons Attribution 4.0 國際許可證，任何個人或組織可自由實現、修改並商用，無需支付 ISA 授權費。這催生了 IP 供應商（SiFive、Andes）、自研晶片企業（平頭哥、兆易創新）以及多個國家自主研發專案。其核心競爭力是可定製擴充套件，允許使用者新增專用領域指令，非常契合 AI 加速、安全跑車等差異化場景，但也面臨生態碎片化風險。
- 相容 CISC 的“內部 RISC”路線：x86 微架構在實現層將複雜 CISC 指令譯碼為類 RISC 微操作，再用 RISC 式流水線執行。表面是 CISC，內部是 RISC 化設計，英特爾自 P6 以來一直如此。這證明 RISC 設計思想已成為高效能微架構的事實基礎，但 x86 的變長指令解碼器仍消耗可觀的面積與功耗。
- 異構與領域專用路線：越來越多的 AI 加速器（如Google TPU、Meta 推論晶片）採用 RISC 或 RISC‑V 標量核心作為控制單元，搭配專用矩陣/向量引擎。此外，RISC‑V 向量擴充套件 1.0（2021 年批准）為高效能科學計算打開了通路，歐洲 EPI 專案即基於 RISC‑V 建置高效能加速器。
| 維度 | 經典 RISC | 經典 CISC (x86) | 現代模糊趨勢 |
|---|---|---|---|
| 指令長度 | 固定（32‑bit），取指譯碼簡單 | 變長（1‑15 位元組），譯碼複雜 | ARM Thumb/ RISC‑V C 壓縮 |
| 訪存模式 | Load/Store，不直接記憶體運算 | 可直接記憶體‑暫存器運算 | x86 後端極少直接訪存 |
| 通用暫存器 | 32 個左右 | x86‑64 有 16 個 | ARMv8 31 個，RISC‑V 32 個 |
| 流水線實現難度 | 低，冒險易於預測 | 高，需複雜預譯碼及微碼 | 現代都變成“內部 RISC” |
| 功耗效率 | 普遍較高 | 同性能需求下傳統上更高 | 先進電源管理拉近差距 |
6. 上游
RISC 產業鏈上游主要包括指令集標準、IP 核、設計工具與製造。
- 指令集架構標準：RISC‑V 由 RISC‑V International 維護，通過工作組和社群貢獻迭代；ARM 指令集由 Arm 公司自持，通過架構授權與 IP 授權實現商業閉環。標準組織的運作為整個生態提供基礎規範。
- CPU IP 提供商：該環節是產業核心。Arm 提供 Cortex、Neoverse、Mali 等系列 IP，據 IPnest 2023 年報告，Arm 在處理器 IP 市場中份額約 41%（2022 年資料，營收口徑）。RISC‑V 陣營則呈現多極格局：SiFive（高效能及智慧核心）、Andes Technology（全年 IP 授權量數百個）、平頭哥（玄鐵系列）、晶心科技等。這些公司提供的 RTL 級或硬化 IP 直接決定了晶片的性耗比。
- 設計工具與 EDA：RISC 處理器的開發高度依賴 Synopsys、Cadence、Siemens EDA 的驗證與綜合工具，以及 RISC‑V 專用驗證 IP（如 Imperas、Lauterbach 等）。設計服務公司如聯發科、世芯等也為定製 RISC 晶片提供支援。
- 製造與封裝：台積電（TSMC）、三星、格芯等晶圓代工廠承接 RISC 晶片的流片。通常採用成熟工藝（如 28nm、16nm）的 RISC‑V MCU 已大量量產；先進工藝（7nm 及以下）多用於 ARM 系移動 SoC 和高效能伺服器晶片。製造產能可得性對 RISC 晶片產品節奏有直接影響。
上游的集中度與開放度形成鮮明對比：ARM 生態高度集中但交鑰匙體驗好，RISC‑V 生態供給多元但客戶需承擔更多整合風險。
7. 下游
RISC 晶片的下游以軟體棧和終端應用為主。
- 編譯器與工具鏈：GCC 和 LLVM 均提供對 ARM、RISC‑V 的成熟後端。RISC‑V 的 LLVM 主線支援已基本完備（自 LLVM 9 起逐步完善），GCC 同樣跟進。偵錯程式（GDB）、追蹤探針與 IDE（如 IAR Embedded Workbench for RISC‑V）也在快速補齊，但相對於 ARM 數十年的工具積累，仍有部分高階除錯功能滯後。
- 作業系統：Linux 核心自 5.1 版本起提供對 RISC‑V 架構的官方支援，Android 開放原始碼專案（AOSP）於 2023 年宣佈將 RISC‑V 作為一級架構（Google 部落格），RTOS（FreeRTOS、Zephyr）早已支援。ARM 則擁有從 Windows、macOS 到各類 Linux 發行版的完整覆蓋，生態系統成熟度遙遙領先。
- 應用與中介軟體：龐大的應用程式庫和二進位制相容性是 RISC‑V 切入成熟市場的最大挑戰。X86 和 ARM 的軟體生態經過數十年積累，形成強大的鎖定效應。RISC‑V 正通過二進位制翻譯（如 Box64）與作業系統級相容層來彌合鴻溝，但在消費級市場仍處早期。
- 終端應用場景：
- 移動與消費電子：ARM 一統天下，2022 財年基於 ARM 的晶片出貨量達 292 億顆（軟銀年報 2023）。
- 物聯網與嵌入式：RISC‑V 已在中低端 MCU 市場開啟缺口，大量感測器、微控制器、FPGA 軟核轉向 RISC‑V。
- 汽車電子：RISC‑V 憑藉功能安全擴充套件和自主可控屬性獲得 Tier‑1 關注，高通、博世等 2023 年成立合資公司推動車載 RISC‑V 應用。
- 資料中心：AWS Graviton（ARM）已大規模部署，證明 RISC 在雲端原生場景的能效價值；RISC‑V 伺服器晶片（如 Ventana Veyron V1）處於原型與早期樣品階段，公開資料未見大規模商用。
- AI 加速器：許多 AI 推論/訓練晶片採用 RISC‑V 核心作為可程式設計控制平面，配合專用脈動陣列。
8. 受益公司
以下為受益於 RISC 生態擴充套件的代表性企業（僅供產業分析，不構成任何投資建議）。
- Arm Holdings：作為全球應用最廣的 RISC IP 供應商，2023 年 9 月在納斯達克上市，上市時市值約 545 億美元（公開招股檔案）。其產品覆蓋從微控制器到雲端端計算的全部端側，受益於移動、嵌入式和伺服器對高能效處理器的持續需求。
- SiFive：RISC‑V 商業化的先鋒，提供從嵌入式 E 系列到高效能 P 系列的完整 IP 產品線，2023 年推出面向生成式 AI 的 P870 核心（SiFive 官網）。其融資歷程反映資本市場對開源 RISC 的熱情。
- Andes Technology（晶心科技）：臺灣上市 RISC‑V CPU IP 廠商，累計出貨量超 100 億顆（截至 2023 年公司年報），客戶廣泛分佈於 MCU、音影片、物聯網等領域，是 RISC‑V 市場上除 SiFive 外最大的獨立 IP 提供商。
- 平頭哥半導體（阿里巴巴旗下）：基於 RISC‑V 的玄鐵系列處理器已在資料中心、AI 邊緣、IoT 規模化部署，如玄鐵 C910 用於阿里雲端磐久伺服器，體現大公司將 RISC‑V 作為戰略備胎並推動生態建置。
- Apple：雖未對外出售 IP，其 A 系列、M 系列晶片均採用 ARM 指令集，通過自研超寬超標量微架構證明 RISC 在頂級效能設計上的潛力，間接推動行業對 RISC 技術敘事的認可。
- 高通、聯發科：全球移動 SoC 雙雄高度依賴 ARM 核心授權，兩家公司也在評估 RISC‑V 用於協處理器、可穿戴等細分領域，2023 年高通宣佈與Google合作開發 RISC‑V 可穿戴平台。
- 兆易創新、中微半導體等：中國 MCU 廠商正大量推出基於 RISC‑V 的通用微控制器產品，降低對 ARM 的依賴，受益於自主可控政策和 RISC‑V 的低成本優勢。
9. 市場規模
以下為主要與 RISC 相關的市場資料，均標註年份、口徑和出處。
- 處理器 IP 市場：據 IPnest 2023 年設計 IP 市場報告，2022 年全球半導體設計 IP 市場總額約為 66.7 億美元，其中處理器 IP 佔據約 50% 份額（約 33 億美元）。Arm 在該細分市場以約 41% 的份額（按營收計）領先，而 RISC‑V IP 廠商合計佔比尚低，但增速顯著。
- 基於 ARM 的晶片出貨量：根據軟銀集團 2023 年報（截至 2023 年 3 月財年），基於 ARM 架構的晶片全年出貨量達到 292 億顆，累計出貨量已超過 2,500 億顆。智慧手機、IoT 和微控制器是主要貢獻者。
- RISC‑V 核心出貨量預測：Semico Research 在 2021 年《RISC‑V Market》報告中預測，RISC‑V 核心出貨量將從 2020 年的約 64 億顆增長至 2025 年的 624 億顆，年複合增長率約 57%。儘管該預測公佈較早，但仍被 RISC‑V International 廣泛引用，反映市場對生態系統高速滲透的預期。Omdia 等機構後續亦調高嵌入式 RISC‑V 佔比預測。
- 嵌入式 MCU 市場中的 RISC‑V 份額：2022 年全球 MCU 市場規模約 200 億美元（IC Insights），根據公開終端廠家訪談和行業調研，RISC‑V 在 32 位 MCU 新設計中的採用率已從 2019 年不足 1% 上升至 2023 年的 10‑15%（估計，來源多家行業新聞彙總），但缺乏權威機構統一統計。
- 伺服器 CPU 市場：ARM 架構伺服器 CPU 雖然份額仍低於 x86，但據 Mercury Research 2023 年第一季度資料，ARM 在伺服器 CPU 市場的份額提升至約 3‑5%，主要由 AWS Graviton 和 Ampere Altra 推動。RISC‑V 伺服器晶片尚未產生顯著出貨，公開資料未見具體營收資料。
10. 玩家對比
此處聚焦 RISC 處理器 IP 與實現層的主要參與方進行對比，資料來自各公司官網及公開技術白皮書（截至 2024 年第一季度）。
| 企業/陣營 | 架構與路線 | 代表產品/系列 | 效能範圍（典型） | 授權模式 | 生態成熟度 |
|---|---|---|---|---|---|
| Arm | ARM ISA | Cortex‑M0+ 至 Neoverse V2 | 嵌入式 0.9 DMIPS/MHz 至伺服器多核高 IPC | 商業 IP 授權 + 架構授權 | ★★★★★ 極為成熟，全棧軟體支援 |
| SiFive | RISC‑V | E2、U7、P670、P870 | 微控制器到超標量多核 AI 加速 | 開源 ISA + 商業 IP 授權 | ★★★☆ 工具鏈齊備，應用生態追趕中 |
| Andes Tech | RISC‑V | AX45MP、NX27V | 主要集中於嵌入式與邊緣 AI | 商業 IP 授權（RISC‑V） | ★★★☆ 成熟 MCU 客戶群，向量擴充套件領先 |
| 平頭哥 | RISC‑V | 玄鐵 C910、E907 | 低功耗到資料中心級 | 開源 + 自用，部分 IP 開放 | ★★☆☆ 側重中國生態，海外可及性低 |
| Intel/AMD | x86‑64 | Core、Xeon、EPYC | 個人及伺服器最高單執行緒效能 | 封閉自研，不對外 IP | ★★★★★ x86 生態最龐大 |
| Apple | ARM | A17 Pro, M3 | 頂級單核效能與能效 | 架構授權，自研微架構 | ★★★★★ Apple封閉生態 |
| MIPS | MIPS / RISC‑V 轉型 | 已式微，轉向 RISC‑V | 低端嵌入式 | 歷史授權，現歸集於 RISC‑V | ★☆☆☆ 生態萎縮 |
說明：RISC‑V 陣營內部競爭加劇，SiFive 與 Andes 在嵌入式 IP 領域直接對抗，平頭哥則藉助阿里雲端生態切入伺服器與 AI。隨著高通等大廠介入，未來 RISC‑V IP 市場格局可能重構。
11. 風險
- 生態碎片化風險：RISC‑V 允許任意定製擴充套件，雖然強化了靈活性，但不同廠商的擴充套件可能彼此不相容，導致軟體和編譯器難以統一。若缺乏強大的配置檔案（Profile）標準執行力度，RISC‑V 可能分裂為多個事實上的專有方言，抵消開源帶來的統一性利益。公開資料顯示，RISC‑V International 正通過 RVA、RVB 等配置檔案遏制碎片化，但長期效果仍待觀察。
- 軟體與工具鏈滯後：儘管編譯器和 OS 已初步支援，但在高階除錯、效能分析、深度學習架構、桌面應用等方面，RISC‑V 相比 ARM 有代際差距。尤其是消費類應用缺失，限制了 RISC‑V 進入手機、PC 等核心市場。截至 2024 年，尚未有主流商業智慧手機搭載 RISC‑V 應用處理器。
- 高效能驗證與製造門檻：高階亂序超標量 RISC‑V 實現難度極大，需要世界級設計團隊和大量驗證。目前僅少數企業有實力嘗試，且公開未見經過