可靠性測試

3 秒看懂

可靠性測試是在晶片與封裝產品出廠前，通過加速應力、環境模擬、邊界工況激發潛在失效的驗證系統工程。它不是“找合格品”，而是用統計學與物理模型找到壽命分佈中的早期失效、耗損拐點，回答“產品在生命週期內會不會壞、多大機率壞、什麼時候壞”的三大問題。核心方法論：基於失效物理（PoF）和加速壽命模型（Arrhenius、Coffin‑Manson）在實驗室極短時間復現長期使用磨損，配合統計抽樣與Weibull分析給出失效率（FIT/DPPM）的置信區間。產業價值在於，可靠性水平直接決定一顆晶片能否進入汽車（AEC‑Q100）、工業、醫療、航空航天等高門檻市場，也是AI晶片、先進封裝大規模量產前去除‘幼兒死亡’缺陷的最後一道保險。

3 分鐘產業解釋

在半導體及電子系統產業鏈中，可靠性測試是橫跨設計、晶圓製造、封裝、系統整合的縱向質量防線，也是新品匯入（NPI）到量產爬坡的必經關口。一套完整的可靠性驗證需覆蓋三大應力場：電應力（電壓/電流/功耗迴圈）、熱應力（高溫儲存/溫度迴圈/熱衝擊）、機械應力（振動/機械衝擊/跌落/彎曲），並考慮溼度、化學、靜電（ESD）、閂鎖效應等多種複合因素。常用測試方法包括：HTOL（高溫工作壽命，模擬長期通電老化）、THB/HAST（溫溼偏壓/高加速應力試驗，驗證溼氣入侵腐蝕）、TC（溫度迴圈，暴露封裝焊點、晶片與基板熱膨脹失配）、HTSL（高溫儲存，檢驗資料保持與材料穩定性）、ESD/HBM/CDM/Latch‑Up（靜電與閂鎖敏感度）等。由於產品預期壽命往往需要數萬小時甚至數十年，必須依賴加速模型將測試時間壓縮至幾百到兩千小時內。例如，對於活化能0.7eV的失效機理，150°C下的加速因子相對55°C使用條件可達數百倍，使得1000小時測試能模擬數十年現場壽命。測試後通過電測、物理失效分析（切片、SEM/EDX、EMMI、OBIRCH等）、統計學判讀（Weibull斜率β、特徵壽命η、FIT均值）決定是否通過。對先進封裝（如CoWoS、InFO、3D IC）而言，可靠性測試面臨更復雜的熱‑力多物理場耦合，新的失效模式（microbump介面化合物生長、TSV應力遷移、underfill分層）需要定製測試條件與分析技術，成了2.5D/3D堆疊大規模商用的關鍵挑戰。

15 分鐘專家深入

失效物理與加速模型

可靠性測試的理論基石是失效物理（Physics of Failure）。工程師通過分析失效機理建立其與應力（溫度T、電壓V、溼度RH、溫度變化ΔT、振動等）的函式關係，推導加速因子（AF）。主流模型有：

• Arrhenius模型：AF_T = \exp\left[frac(E_a){k}\left(frac(1){T_{使用}} - frac(1){T_{應力}}\right)\right] 用於描述溫度驅動的化學/擴散類失效（如電遷移、腐蝕、介質擊穿），其中E_a是活化能（eV），$k$為玻爾茲曼常數。
• Eyring模型：同時考慮溫度、溼度、電壓等，常用於THB/HAST。AF_{T,RH} = \exp\left[frac(E_a){k}\left(frac(1){T_{使用}} - frac(1){T_{應力}}\right)\right] \times \left(frac(RH_{應力}){RH_{使用}}\right)^n n為溼度指數（~3）。
• Coffin‑Manson模型：N_f = C \cdot (\Delta T)^{-\alpha} 用於溫度迴圈/熱疲勞，N_f為失效迴圈數，\Delta T為溫差，α約2~4（焊點疲勞），乘以修正項（頻率、最高溫）得到Norris‑Landzberg模型。
• 電遷移Black方程：MTTF = A J^{-n} \exp\left(frac(E_a){kT}\right) $J$電流密度，$n$約為2。

典型測試專案詳解

1. 高溫工作壽命（HTOL） 樣本量常為77顆×3批次（JEDEC標準），應力溫度125°C或更高，動態偏置（有時加高電壓），目標週期1000小時。主要用於評估晶片前端（電晶體閾值漂移、熱載流子注入、NBTI/PBTI）與後端（金屬電遷移、介質時間相關擊穿）的長期可靠性。高E_a失效（如NBTI，E_a≈0.1‑0.3eV）在HTOL中會被顯著加速。結果用Weibull分析，要求特徵壽命\eta遠大於目標壽命，失效率<10 FIT（例如）。

2. 溫度迴圈（TC） 條件如-40°C至125°C（汽車Grade 1），或更寬-65°C至150°C（軍工）。Ramp rate 10‑15°C/min， dwell time 10‑15 min。樣品數量約77顆。主要暴露封裝級失效：一級互連（晶片到基板的microbump/C4焊點）、二級互連（BGA焊球）、underfill分層、晶片裂紋。對於先進封裝，通常要求1000或2000次迴圈零失效，特徵壽命較高。

3. 高加速應力試驗（HAST）與溫溼偏壓（THB） HAST: 130°C/85%RH/偏壓，96小時，加速因子巨大。用於評估溼氣進入導致的金屬腐蝕、漏電。THB常用85°C/85%RH/偏壓，1000小時。對功率半導體、車載模組極為關鍵，因為銅鋁鍵合線在溼氣下的電化學遷移可能造成災難性失效。

4. 靜電放電（ESD）與閂鎖（Latch‑Up） HBM（人體模型）、CDM（充電器件模型）模擬生產、裝配、使用中的靜電打擊。晶片需能在HBM 2000V以上、CDM 500V以上無損壞，閂鎖I‑test要求100mA觸發電流、JEDEC標準EIA/JESD78。這一塊在先進工藝節點（FinFET、GAA）中設計規則極為嚴苛，往往需要片上保護電路。

統計學與壽命評估

可靠性試驗本質是檢驗產品壽命分佈是否符合要求。通常假設壽命服從Weibull分佈：F(t)=1-\exp\left[-\left(frac(t){\eta}\right)^\beta\right] β為形狀引數，β1表示早期失效（幼兒死亡），β=1隨機失效，β1耗損失效。通過實驗資料點擬合Weibull曲線，得到置信度60%或90%下的B1、B5、B10壽命（1%、5%、10%累積失效率對應時間），並計算FIT（1e9器件小時中發生1次失效）或DPPM。例如，汽車安全件可能要求B1壽命≥10000小時，FIT≤1，這對測試的加速因子與樣本量提出極高要求。

先進封裝的特殊可靠性難題

隨著CoWoS、InFO、3D IC的興起，新失效模式湧現：

• TSV應力遷移：銅TSV與矽膨脹係數差異導致熱迴圈下介面處形成空洞，增加電阻。
• microbump介面：Sn‑Ag焊料與Ni、Cu UBM之間在高溫儲存或溫循中過度生長金屬間化合物（IMC），導致脆性增加與Kirkendall空洞。
• underfill分層：溼氣、高溫、應力協同作用使填充膠與晶片鈍化層或基板分層，引起互連開路或短路。
• 熱串擾與功耗脈衝：晶片堆疊區域性熱點加速老化，傳統等溫加速測試難以覆蓋，需採用power cycling同步多晶片啟用來復現實際熱點梯度。 因此，測試方案常需結合模擬（FEA）以確定應力條件、樣本量的最佳組合，並輔以先進的失效定位手段（Lock‑in thermography, 3D X‑ray, plasma FIB斷面）。

技術原理（最深）

加速應力與損傷累積機制

晶片壽命終歸是材料/結構在應力作用下不可逆損傷累積的結果。以最經典的電遷移為例，高電流密度下電子風（electron wind）沿晶界或介面推動金屬原子定向遷移，形成空洞與小丘，最終導致導線斷路或阻抗突增。其物理本質可由Black方程量化，加速試驗通過提高電流密度和溫度縮短失效時間。目前先進節點（5nm以下）銅互連採用Co/TaN全包圍勢壘，啟用能可接近1.0eV，可靠性顯著增強。

對於熱‑力迴圈，損傷基於Coffin‑Manson累積塑性應變模型。焊點每經歷一次ΔT，介面處因CTE不匹配產生剪下應變迴圈。總迴圈壽命N_f取決於塑性應變幅值\Delta\epsilon_p：N_f = frac(1){2}\left(\frac{\Delta\epsilon_p}{2\epsilon_f}\right)^{1/c}，其中\epsilon_f為疲勞延性係數，c為疲勞延性指數（~ -0.5）。加速測試通過加大ΔT和更高峰值溫度來快速度過疲勞壽命。

介質可靠性則關注時間相關介質擊穿（TDDB）與NBTI。對於柵氧化層（high‑k/SiO₂），電壓過應力與溫度聯合加速陷阱產生，導致閾值電壓漂移和漏電流增加。目前行業普遍採納的加速模型基於冪律電壓依賴：AF = \exp\left(\gamma(V_{stress} - V_{use})\right)，其中γ為電壓加速因子（~3‑5 /V）。高E_a表明對溫度敏感。

“幼兒死亡”剔除的物理：晶圓製造中的微粒缺陷、工藝波動（如稍微過刻蝕的過孔）在溫和使用條件下可能長期潛伏，而在短時間高溫高壓應力下快速暴露。可靠性測試的根本任務是以最小的時間成本激發出這些潛在缺陷，篩選掉早期失效單元。因此，測試應力不能無限提高，必須確保不產生新的錯誤損傷模式（即應力必須保持在“未改變失效機理”的區間內）。

取樣與置信度關係

可靠性驗證是統計推斷問題，無法100%確定批次全無缺陷。通常採用成功執行測試（零失效原則）來估計失效率。公式為：樣本量n = \frac{\chi^2_{\alpha,2c+2}}{2 \cdot AF \cdot t_{life} \cdot FIT\_target} （近似），其中\chi^2為卡方分佈分位數，α為置信水平，c為允許失效數（c=0時）。這意味著要達到高置信低失效率，需要足夠樣本量與加速因子乘積。例如，要證明FIT<10 @60%CL，0失效，可能需要等效91.6百萬器件小時的測試，對應約100顆樣品在1000小時加速因子1000的應力下。實際中樣本量常為77×3批次。

技術演進史

• 1970‑80年代：基於軍標（MIL‑STD‑883）的基礎環境測試，側重於TC、HTOL、機械衝擊，方法多為門檻值測試，統計學應用初步引入。
• 1990年代：JEDEC、AEC‑Q100系列標準確立，汽車電子化催生零缺陷要求，加速壽命建模系統化，失效物理概念普及。各種應力聯合試驗出現，如HAST替代長時間85/85測試。
• 2000年代：銅互連、低k介質引入引發了新型可靠性挑戰（EM增強、TDDB惡化），遂發展出詳細的分項測試，並開始將模擬與測試結合預測應力分佈。ESD標準（CDM）精細化。
• 2010年代：FinFET與3D封裝驅動定製可靠性方案。對於FinFET自加熱、先進封裝細間距焊點（如40μm pitch），基於傳統標準的試驗條件不再直接適用，需要任務剖面驅動的測試策略（Mission Profile based）。車規功能安全（ISO 26262）要求定量評估系統瞬態故障率，促生了老化測試與線上監測的融合。
• 至今：AI晶片、HPC對高功率和高熱流密度的追求，使電源迴圈、快速溫度迴圈（如4°C/s）測試成為重頭戲，多物理場耦合老化成為前沿。Chiplet與混合鍵合（hybrid bonding）超細間距互連引入的可靠性空白正在被業界聯合攻關。

技術路線對比（量化表）

下表對比不同等級可靠性試驗主要引數的典型範圍（基於常見商業/工業/汽車應用，具體數值因標準與產品型別調整，僅作示意）。

測試專案	商業級(0‑70°C)	工業級(‑40‑85°C)	汽車級(‑40‑125/150°C)	加速因子近似(相對25°C使用)
HTOL	125°C, 1000h	125°C, 1000h	150°C, 1000h	數百(活化能0.7eV)
TC	-0‑100°C, 500cyc	-40‑125°C, 1000cyc	-40‑150°C, 2000cyc	溫變幅度加大，壽命指數縮短
HAST/THB	130°C/85%RH,96h	130°C/85%RH,96h	85°C/85%RH,1000h	數千(溼敏E_a<0.6eV時)
ESD(HBM)	2000V	2000V	2000‑4000V	無加速，要求直接通過
目標FIT	<100	<50	<1 (安全件)	-

先進封裝增加專案：uHAST（無偏壓高壓鍋）、Bend test（彎曲）、drop test、power cycling（ΔTj≥100°C, 20000次）。資料來源：綜合JEDEC、AEC‑Q100/200、JESD47等標準；具體產品目標可自定義。

上下游

上游：測試裝置製造商（如Advantest、Teradyne的ATE可靠性搭配介面）、環境試驗箱廠商（Espec、Weiss）、應力加速與老化系統（可程式設計電源、精密烘箱）、探針臺與老化板設計服務、失效分析裝置（Thermo Fisher的SEM/FIB、Sonoscan聲掃、EMMI等）。 中游：晶片設計公司內建可靠性工程團隊、外包半導體封裝與測試廠（OSAT，如日月光、Amkor）的可靠性實驗室，執行HTOL、TC等批次測試；第三方可靠性驗證實驗室（如iST、賽寶、蘇試等）提供獨立可靠性與失效分析服務。 下游：終端廠商（汽車Tier1、伺服器OEM、消費電子品牌）的系統級可靠性驗證（板級溫循、振動、HALT等），部分企業直接採購晶片級可靠性資料作為準入資質。

關鍵指標

• 失效率（FIT）：每十億器件工作小時失效數，1 FIT = 1e-9/hour。典型質量等級：消費電子<100 FIT，工業<50 FIT，汽車功能安全相關<1 FIT。
• 特徵壽命η：Weibull分佈的尺度引數，對應63.2%累計失效率時間。
• 形狀引數β：反映失效模式屬性，β>1為耗損，β<1為早期失效，β=1為隨機。
• B10/B1壽命：累積失效率達10%/1%的時間，預測現場退貨視窗。
• 加速因子AF：應力時間與使用條件時間的比值。
• 一次通過率：通常要求0失效，但部分老化篩選（Burn‑in）後允許極小失效率。
• ESD等級：HBM、CDM分類，如HBM Class 3A (≥4000V)。
• DPPM：量產早期失效水平，如<100 DPPM。

供需與市場資料

由於未獲取精確市場報告數字，以下為產業趨勢定性描述： 全球半導體可靠性測試服務與裝置市場受汽車電子、5G、AI/HPC拉動，年複合增長率在中高個位數（依據第三方估計）。汽車晶片強制AEC‑Q100要求令每款新車匯入時都需要大批次可靠性驗證，先進封裝（尤其AI加速器）的大規模投產使HPC級可靠性測試需求旺盛。第三方實驗室接單量自2021年後持續增長，產能吃緊部分導致排隊2‑3個月。裝置方面，高加速溫循箱、老化系統銷售額上升，功率半導體（SiC/GaN）相關的HTRB/HTGB專項需求井噴。由於缺失具體統計來源，此段市場資料均為趨勢性推測，準確財務資料建議參考VLSIresearch、Yole等報告。

代表公司與資本對映

• 測試裝置與系統：Keysight、Teradyne、Advantest、Chroma（提供動態老化系統、波形產生器）、艾斯派克（Espec）、熱測（Thermotron）、偉思富奇等提供環境試驗箱與老化系統。
• OSAT及可靠性服務：日月光（ASE）、Amkor、長電科技、通富微電等自身擁有龐大可靠性實驗室，也對外提供封裝級測試認證；第三方如iST宜特、蘇試試驗、廣五所、賽寶實驗室，在汽車電子驗證市佔率高。
• 失效分析裝置商：Thermo Fisher Scientific（Helios、Quanta SEM/FIB）、賽默飛、ZEISS、Bruker（X射線、磁光）等。
• 晶片設計/IDM：英特爾、AMD、NVIDIA、高通、博通等依靠內部可靠性團隊，結合OSAT實驗室。汽車晶片大廠英飛凌、NXP、瑞薩、TI在產品可靠性上積累深厚，其測試方法常成為行業標杆。 資本對映上，可靠性測試雖是一個相對“輔助”環節，但直接繫結半導體週期。AI晶片需求激增推高CoWoS產能，同時帶動先進封裝可靠性驗證訂單；汽車晶片缺貨期間，新玩家不斷湧入，認證測試業務隨之增加。第三方實驗室營收模型具有可預測性，與客戶新品研發案（NPI）數量高度相關，週期性弱於代工。行業研究可追蹤新能源汽車滲透率、ADAS晶片製程演進及新封裝平台上線節奏。

研究觀察

1. 供需剪刀差：汽車半導體含量倍增（單輛電動車晶片數~1000顆），導致AEC‑Q100測試需求量激增，然而通過認證的實驗室產能擴張受限（需要大量資本與人才），可靠測試服務價格會隨供需變化而波動。
2. 先進封裝不可替代性：CoWoS/InFO等封裝引入TSV、hybrid bonding，其可靠性沒有歷史資料可循，每次設計變更均需新的特性化測試，高階測試服務價值量遠高於傳統封裝，並與AI/HPC出貨節奏相關。
3. 失效分析與EDA結合：可靠性測試資料反哺設計，成為DFR（Design for Reliability）核心輸入，先期發現問題的能力構成實驗室和工具鏈的技術差異。
4. 地緣政治與供應鏈安全：各區域汽車與工業供應鏈自主化趨勢，推動本地測試實驗室建設，部分國家補貼匯入本土可靠性產能，相關裝置與服務商的需求結構會受到影響。 風險因素包括：宏觀經濟下行致客戶研發案砍單，測試需求減少；標準更新緩慢，測試手段同質化導致價格競爭加劇；大型IDM自建實驗室壓縮外包空間。

常見誤讀糾偏（≥2）

誤區1：“可靠性測試是良率測試的延伸，有高良率就說明可靠性好。” 糾偏：良率（良品率）是製造完成後靜態功能是否可測通過，反映過程缺陷；可靠性是產品在時間尺度上的存活機率，反映設計強度與材料壽命。很多加工缺陷並不會立即導致電測失效，比如薄弱的柵氧化層可能在正常工作數萬小時後才擊穿，此時良率測試看不出來。所以將兩者混為一談是危險的，實際中經常出現良率高但HTOL失效率不達標的情況，尤其在新工藝初期。

誤區2：“加速測試的應力越高越好，縮短時間就是優勢。” 糾偏：必須保證失效機理不變。一味提高溫度或電壓可能導致新的失效模式（例如高溫使塑封料碳化，或電壓使保護二極體雪崩），這樣得出的壽命無法代表現場實際失效，會導致過度設計或設計錯誤。JEDEC標準嚴格限定最大應力不得超過機理漂移閾值。加速因子選擇是物理與統計學的平衡，科學的測試條件需通過失效模式分析（如失效樣品切片）來驗證應力是否適度。

誤區3：“FIT值越小越好，追求0 FIT才是終極目標。” 糾偏：在統計意義上，0 FIT是不存在的。即使所有樣本測試0失效，由於置信區間，失效率也是有機率上限的非零值。而且，盲目追求超低失效率需要極大量樣本與超長測試，經濟性極差。合理做法是根據系統級風險分析（如ISO 26262安全目標ASIL等級）設定需求，ASIL D可要求隨機硬體失效率<10 FIT，而非無必要的更低，資源投入應向關鍵功能集中。

學習路徑

1. 基礎理論：學習半導體物理與失效物理（教材《Failure Mechanisms in Semiconductor Devices》），掌握Arrhenius、Coffin‑Manson等加速模型。
2. 標準研讀：通讀JEDEC JESD47（積體電路應力測試驅動）、JESD22系列（具體方法）、AEC‑Q100（車規IC）、ISO 26262（功能安全）中硬體可靠性部分。
3. 實操分析：瞭解HTOL、TC、HAST實驗執行流程，分析weibull ++ 或JMP等軟體輸出的Weibull圖，學習失效率計算。
4. 先進格式：閱讀關於FinFET自加熱、先進封裝可靠性白皮書（TSMC、三星、日月光釋出的技術論文），追蹤IRPS（國際可靠性物理研討會）年報瞭解失效新機理。
5. 系統思考：將測試資料與產品壽命預測、保修成本等商業決策結合，完整把握“可靠性工程”的價值。

一句話總結

可靠性測試是穿越時間尺度的質量度量術，用科學加速與統計學推斷在最短時間內揭示晶片能否頂住生命週期磨損，是全行業從設計到退役的“壽命守門人”。

延伸閱讀與來源

• JEDEC標準庫: JESD47, JESD22‑A108 (HTOL), JESD22‑A104 (TC), JESD22‑A110 (HAST)
• AEC‑Q100 車規積體電路應力測試資格
• MIL‑STD‑883 微電子器件試驗方法
• Pecht, M. 《Prognostics and Health Management of Electronics》
• 國際可靠性物理年會(IRPS)會議論文
• 《Reliability Physics and Engineering》 J. W. McPherson
• 各主要OSAT與第三方實驗室官網技術資料（如ASE, iST宜特）
• 由於本次檢索未成功，本頁所有定量數值（加速因子、FIT目標等）為結合行業典型水平的示例，未標明具體廠商，不應視為精確承諾值，實際設計需依據具體產品目標與標準。