Scratchpad Memory (SPM)

1 3 秒看懂

Scratchpad Memory (SPM)，即暫存器儲存器，是整合在處理器（特別是GPU、AI加速器）核心內部、由軟體顯式管理的高速片上靜態隨機儲存器（SRAM）。與硬體自動管理的快取（Cache）截然不同，SPM追求極致確定性與可控延遲，是高效能運算與AI晶片破解“記憶體牆”的關鍵微架構武器。

2 3 分鐘產業解釋

AI模型訓練與推論的瓶頸已從“算力不足”轉為資料搬運效率——計算單元經常因等待資料而空閒，這就是著名的記憶體牆。傳統的硬體快取雖然自動、透明，但其行為依賴複雜的預取與替換策略，不可預測的命中失敗（cache miss）會引入數十到數百個週期的延遲抖動，在即時推論中尤其致命。

Scratchpad Memory為這個問題提供了另一種解法：它是一塊程式設計師（或編譯器）完全掌控的“私有倉庫”。軟體負責顯式決定何時、將哪些資料塊從慢速的主存（如HBM或DRAM）搬運到SPM，並在計算完成後寫回。這種顯式管理創造了兩大核心優勢：

1. 確定性：資料訪問延遲完全可知且恆定（例如5-20個處理器週期），無Cache缺失懲罰，效能可精確預估，對自動駕駛、高頻交易等即時AI場景至關重要。
2. 高能效：剔除了Cache的標籤比較、複雜替換邏輯和不必要的推測預取，每次資料訪問的能耗通常僅為同級Cache的1/2到2/3，這對功耗敏感的晶片（如行動端NPU、邊緣AI晶片）極具價值。

在AI晶片中，SPM被用作計算陣列的“貼身資料供給站”，存放當前計算密集的權重、啟用值和中間部分和。通過精確的雙緩衝和預取排程，資料搬運與矩陣乘加完全重疊，使得計算單元利用率遠超依賴快取自動管理的方案。整個AI編譯器的核心使命之一，就是把高階計算圖拆解為“資料切塊+搬運+計算”的流水線，最大程度榨取SPM的吞吐潛力。

3 技術原理

Scratchpad Memory在物理上是一塊實體地址連續、多體（bank）可併發的SRAM陣列。與Cache使用內容定址標籤不同，SPM直接採用簡單的地址譯碼，因此面積更小，訪問流水線更短。

工作機制： SPM完全由指令集架構（ISA）中的專用指令或DMA引擎驅動。典型工作流如下：

1. 資料流分析：編譯器靜態分析計算圖，劃分出可裝入SPM的“資料塊”（tile），並生成資料生命週期資訊。
2. 資料搬運發起：插入DMA指令，將下一塊輸入資料從外部主存非同步搬入SPM的一塊緩衝區。此DMA傳輸與當前正在執行的計算操作重疊。
3. 執行計算：計算單元通過常規的載入/儲存指令直接訪問SPM，獲取運算元，進行矩陣乘法或卷積等密集運算。
4. 寫回結果：計算完成後，DMA引擎將SPM中的結果塊傳回外部主存，同時下一塊輸入資料已開始流入另一塊SPM緩衝區（雙緩衝/環形緩衝）。

[ 簡化工作流示意 ]
  編譯器生成：
  loop: 
      DMA_Load(&input_tile[N+1], spm_buf_A);
      Compute_MatMul(spm_buf_B, weights_spm);
      DMA_Store(&output_tile[N], spm_buf_B);
      swap buffers; // 緩衝切換，零開銷

資料複用與分塊策略： 為了最大化利用SPM有限的空間，編譯器必須執行分塊（Tiling），將多層迴圈（如卷積的K、C、H、W維度）切分成適合SPM容量的小塊，並按照最優順序排程，使得每個載入的位元組被多次複用。這種最佳化可以將外部HBM的讀寫頻寬需求降低一個數量級以上。

硬體架構細節：

• 多Bank設計：SPM內部劃分為多個獨立的儲存Bank，支援同時讀寫不同bank的內容，頻寬倍增。編譯器需通過資料版面配置和訪問模式最佳化來避免Bank衝突。
• 定址模式：支援直接地址或通過DMA描述符的間接定址，部分設計還提供多維地址生成器，方便處理影像塊和矩陣塊。
• DMA引擎：獨立的硬體單元，可程式設計控制多通道併發傳輸，支援跨步訪問、資料重排和填充操作，不佔據主算單元的執行資源。

現代AI晶片常在計算陣列旁佈置多層SPM（如L0、L1緩衝區），形成片上儲存層級，進一步將資料複用粒度細分為標量/向量級別，減少對統一大SPM的埠壓力。整個機制是計算機體系結構經典原則——“資料本地性”利用的極致實踐。

4 關鍵引數

評估Scratchpad Memory微架構設計，須關注以下核心引數，它們直接影響晶片的有效算力與能效。

引數	說明	典型值/範圍	重要性
容量	SPM可用的總SRAM空間	單核/單計算單元：16 KB – 2 MB；晶片級SPM總和：幾MB – 數十MB。例如NVIDIA A100每SM共享記憶體192 KB，全晶片SM合計約20.7 MB。華為昇騰910 DA Core內L1 Buffer等未公開詳細資料。	決定單次可駐留的資料塊大小，直接影響資料複用量。
頻寬	SPM與計算陣列之間的資料吞吐速率	通常須匹配或超越計算單元的峰值吞吐。如一個FP16算力312 TFLOPS的張量核心，每個週期需數千位元組運算元，其SPM的總頻寬通常設計為數TB/s至數十TB/s（具體數值多依賴內部設計，公開資料較少）。	“供給速率”若不足，計算單元將餓死，SPM失去意義。
訪問延遲	從發出讀取指令到資料可用的週期數	極小容量下可低至1-3個週期，實際常用容量下通常5-20個週期，遠低於HBM訪存延遲（>200 ns）。確定性是該引數的核心特徵。	決定流水線效率，過低延遲可減少暫存器壓力。
Bank數量	並行訪問的獨立儲存體的數目	常見8-64 Bank，與其支援的併發讀/寫埠數關聯。	提供頻寬並降低衝突機率，編譯器平衡分配任務。
能效 (pJ/bit)	每次讀取1 bit資料的能耗	先進製程（如7nm）下，片內SRAM讀取能效約0.1-1 pJ/bit，僅為從片外DRAM讀取的幾十分之一。	驅動能效比（TOPS/W）的關鍵。
面積效率	單位容量佔用的晶元面積	在5nm製程下，1 MB SRAM約佔用1.5-3 mm²（具體值因密度庫和漏電最佳化而異，來源：台積電及第三方IP資料，公開資料無統一值）。	必須與算力面積競爭晶片總成本，擴大SPM容量會擠壓計算單元面積。

說明：上表中具體晶片的容量、頻寬資料，除NVIDIA官方公開A100的共享記憶體容量外，多數AI晶片廠商未公開詳細SPM引數，表格中所述為行業通用設計原則與公開規格的典型範圍。（資料來源：廠商技術文件、ISCA/MICRO論文分析）

5 技術路線

Scratchpad Memory並非單一實現，而是多種策略的集合。其技術演進主要呈現以下路線：

5.1 純軟體管理 SPM（經典路線）

源自DSP和微控制器，處理器片上SRAM完全由使用者程式或編譯器通過DMA指令管理，硬體不提供任何快取機制。代表：早期DSP（如TI C6000系列）、部分專用AI加速器。優點：確定性與能效極高，硬體簡單；缺點：程式設計負擔重，不適用不規則訪存。

5.2 可配置分割槽（Cache/SPM 融合）

在同一塊片上SRAM中，允許部分空間劃分為硬體Cache，另一部分作為軟體管理的SPM。NVIDIA Fermi架構起，其L1資料快取和共享記憶體可靈活分割槽（如48KB共享記憶體/16KB L1，或16KB共享記憶體/48KB L1等）。此類設計兼顧通用性和專用最佳化，成為現代GPU的事實標準。AMD的本地資料共享（LDS）雖然專用於SPW，但其L1快取分開，另一種協同方式。

5.3 多級SPM層次結構

大型AI加速器（如Google TPU、華為昇騰、寒武紀MLU）普遍採用多層Buffer設計：最靠近計算單元的L0緩衝（用於標量/向量級別的複用），中間層L1 Buffer（用於更粗粒度的資料共享），最外層的統一共享儲存或接近NoC（片上網路）的大容量L2/Buffer。這形成單晶片內部的分散式SPM體系，使資料區域性性在不同尺寸粒度上都得到理想服務。

5.4 存內計算/近存計算融合（新興）

將部分計算能力嵌入SPM內部，模糊儲存與計算的界限。例如，韓國科學技術院（KAIST）等的存內計算（CIM）研究直接將權重儲存在SRAM單元中，利用模擬域進行乘累加運算。三星、SK海力士推出的HBM-PIM（Processing-in-Memory）概念則將計算單元放置在記憶體堆疊旁，相當於把SPM功能擴充套件到3D封裝內部。雖然存內計算目前主攻大規模資料並行，但思想與SPM一脈相承——將資料移動到最近處再計算。

5.5 跨晶片的全域性SPM抽象

Chiplet和Die-to-Die互連技術興起後，某些AI晶片方案將多個計算晶片的本地SPM通過統一互連構成一個邏輯上共享的全域性地址空間，允許跨Die直接訪問遠端SPM，以此平衡容量與延遲。這需要全新的程式設計模型支援，目前主要見於研究專案和部分初創公司設計。

總結：SPM技術路線正從“單塊快速SRAM”走向“多層級、可重構、與計算深度融合”的複雜體系，軟體（編譯器、執行時）日益成為決定路線成敗的核心。

6 上游

SPM的上游由半導體IP、EDA工具、製造工藝三大支柱構成：

• SRAM儲存器IP：晶片設計公司通常不自行設計SRAM位單元，而是從晶圓代工廠（台積電、三星、英特爾）或第三方IP供應商（如Arm Artisan、Synopsys、Cadence）獲得經過矽驗證的儲存編譯器。儲存編譯器能生成不同大小、埠數、速度等級的SRAM硬宏，並可針對漏電、密度進行最佳化。隨著AI晶片對高密度、低Vmin SRAM的渴求，這些IP的先進製程授權費用持續增長。據IPnest報告，2023年全球半導體設計IP市場約70億美元，SRAM和儲存類IP是重要子類（具體SRAM IP細分份額公開資料未見明確數值）。

• EDA工具與設計服務：設計包含複雜多級SPM的晶片需要高階綜合（HLS）、物理版面配置佈線工具的強力支援。Cadence、Synopsys提供的AI晶片創新設計套件包含記憶體感知的排程最佳化器。國內如華大九天、概倫電子等也在該領域追趕。此外，設計服務公司（如博通、Marvell、Alchip）因擁有豐富的多核互聯與儲存系統設計經驗，常成為AI晶片公司外包後端設計的選擇。

• 半導體制造：SPM密度和能效直接受制於工藝節點。5nm/3nm工藝在SRAM微縮中面臨巨大挑戰——電晶體縮小但SRAM單元面積縮放速度顯著放緩，漏電功耗上升。因此，台積電在N3上引入了FinFlex等混合工藝允許SRAM區域採用更高密度的庫。未來，背面供電網路（BSPDN） 和新型電晶體結構（如CFET）將有助於維持SPM的優勢發展。近存計算則需依靠3D堆疊（如Hybrid Bonding）等先進封裝，相關產業鏈包括台積電SoIC、英特爾EMIB、三星X-Cube等。

7 下游

Scratchpad Memory的下游影響遍及AI編譯器、應用架構、以及終端部署場景。

• AI編譯器與執行時：這是SPM發揮性能的“靈魂”。代表專案如Apache TVM、MLIR（Google）、XLA、OpenAI Triton，以及晶片自研的編譯棧（如輝達CUDA nvcc、華為昇騰CANN），它們負責：

  • 自動分塊（Auto-Tiling），根據SPM容量裁切關鍵資料。
  • 生成非同步DMA指令與資料預取，插入計算流以隱藏DMA延遲。
  • 資料版面配置變換（layout transformation），例如將權重重排以匹配SPM Bank並免衝突。 編譯器越智慧，SPM利用率越高，晶片門檻越高。這也解釋了為何AI晶片公司投入大量資源建設自己的軟體生態。

• AI開發架構：PyTorch、TensorFlow等通過中間表示（IR）將模型傳遞給編譯器。開發者通常不直接接觸SPM，但瞭解其行為可幫助手動最佳化（如在CUDA中使用__shared__ memory）。此外，高層架構對混合精度訓練、稀疏矩陣等的支援，也會影響SPM中的資料組織和訪問模式。

• 系統整合與部署：在車規級、邊緣端裝置中，SPM的確定性延遲幫助滿足功能安全（ISO 26262）和即時要求。資料中心推論伺服器通過網路接入大量請求，低抖動SPM確保了服務質量（QoS），提高資源利用率。因此，下游的伺服器OEM、汽車電子Tier1和機器人廠商都是SPM架構設計的間接受益者。

8 受益公司

Scratchpad Memory作為關鍵的微架構技術，令具備強大晶片架構設計能力和配套編譯器能力的公司在AI算力競賽中取得堅實壁壘。以下按公司型別梳理主要參與方（僅作產業分析，不構成任何投資建議）：

型別	代表公司	SPM運用與特點
GPU/AI巨頭	NVIDIA、AMD、Intel	NVIDIA的CUDA共享記憶體（可配置Cache/SPM）是GPU程式設計基石，不斷增大容量並最佳化延遲；AMD CDNA架構GPU的LDS專用於SPW；Intel的Ponte Vecchio等亦大量使用片內共享SRAM。
雲端廠商自研晶片	Google、Amazon（AWS Trainium/Inferentia）、Microsoft（Maia）、Meta	Google TPU以其脈動陣列旁龐大本地緩衝區著名；AWS Trainium在NeuronCore內使用軟體管理的片記憶體儲器；Meta MTIA等均採用SPM策略最佳化能效。
國內AI晶片設計公司	華為海思、寒武紀、燧原科技、百度崑崙芯、登臨科技、摩爾線程等	華為達芬奇架構內建多級Buffer及Scalar/Vector儲存層；寒武紀MLU架構有專用片上暫存及智慧排程；各公司均將SPM最佳化視為晶片效能突破的核心。
IP供應商/EDA	Arm、Synopsys、Cadence、Ceva	Arm的Ethos NPU和Mali GPU提供可配置的片上SPM；Synopsys ARC EV處理器、Cadence Tensilica DSP均為AI加速提供軟體管理的暫存器IP；這些公司通過授權模式獲利。
設計服務和後端	博通、Marvell、世芯電子、創意電子	為超大規模客戶定製AI晶片，積累大量儲存子系統設計智慧財產權，間接提高SPM技術壁壘。

以上公司中，NVIDIA、Google、華為等憑藉其“晶片+編譯”聯合最佳化，顯示出更強的生態鎖定力。但所有列名均基於公開資訊，僅作產業鏈說明，不代表任何價值判斷。

9 市場規模

公開資料未見針對Scratchpad Memory的獨立市場規模統計，因其屬於AI晶片的片上元件，無獨立交易市場。

然而，可以從相關聯的AI晶片市場和晶片製造成本結構間接觀察SPM的經濟價值。

• AI晶片市場總盤：據第三方機構（如Omdia、Fortune Business Insights）估計，2023年全球AI晶片市場規模約為500-600億美元（不同口徑，涵蓋GPU、FPGA、ASIC等）。預測2028年有望突破1100-1500億美元。
• SPM相關成本佔比：AI晶片的物料成本中，晶圓製造成本佔大頭。根據IC Knowledge等機構揭露的晶片製造成本模型，先進製程下，大面積SRAM是推高成本的重要因素。例如，在臺積電5nm製程，數十MB的片上SRAM可佔據總晶片面積的15-35%，對應成本比例相當可觀。若保守假設SRAM相關成本佔AI晶片整體制造成本的20%，則2023年SPM相關（含所有片上SRAM模組）的硬體價值量隱含在約100-120億美元量級。但此估算極度依賴假設，缺乏公開統計，僅用於示意規模量級。
• AI晶片對SRAM IP的拉動：AI晶片需求增長正在推動先進SRAM IP授權和Memory Compiler市場。IPnest報告顯示，半導體IP市場2023年約70億美元，儲存器IP是重要推動力之一（具體SRAM子類份額未單獨列示）。台積電、三星等代工廠也依靠儲存器IP授權獲得額外營收。

結論：雖然無直接市場規模資料，但SPM作為AI晶片架構中的“必選項”，其經濟意義伴隨AI晶片市場快速擴張而同步放大。任何精確量化的嘗試都應審慎，以公開公司財報和第三方拆解報告為基礎，目前上述資料均缺。

10 玩家對比

以下基於公開資訊對比主要AI晶片廠商SPM/片上儲存的關鍵差異，部分引數因廠商未公開而標記“未見”：

公司/產品	SPM型別及容量	管理方式	架構特色
NVIDIA H100	每SM配置256 KB的共享記憶體（可配置為L1 Cache/SPM），全晶片SM合計約33 MB。另有TMA（張量記憶體加速器）非同步複製引擎。	CUDA __shared__ + 編譯器支配；硬體支援非同步從全域性記憶體到共享記憶體的複製。	共享記憶體已成為生態壁壘，CUDA DSA支援重排和非同步搬運，極大簡化程式設計。
AMD Instinct MI250X	每個計算單元（CU）擁有128 KB LDS，全晶片約14 MB LDS。	GPU程式設計模型（HIP）中的LDS與CUDA類似，軟體顯式管理。	LDS直連計算單元，頻寬充裕，但生態成熟度不及CUDA。
Google TPU v5p	每個張量核心（MXU）旁伴有大容量BF16專用緩衝區。具體容量未公開（機構估計單個晶片的本地儲存總量達數十MB）。	全由XLA編譯器管理，對開發者透明，地址生成和搬運均由TPU執行時負責。	強軟體定義，完全匹配Google內部模型需求，能效比極高。
華為昇騰910B	達芬奇架構AI Core包含L0 Buffers（標量/向量/矩陣）和L1 Buffer。公開未明確容量。據第三方分析，L1 Buffer可配為約1 MB。	華為CANN編譯器自動進行資料切片和排程，開發者通過架構感知。	多級Buffer支援靈活的混合精度和運算元融合，確定性延遲適合推論。
寒武紀思元590	MLUarch03架構：單核內配置Tensor Buffer和Shared Buffer。公開未見具體數字，但強調是關鍵的片上暫存器。	寒武紀Neuware程式設計庫及編譯器自動化，也提供CL程式設計模型手動最佳化。	高效能比和低延遲特點，在眾多國產晶片中走出特色路線。
Groq LPU	無傳統HBM/DRAM，純粹採用片上SRAM作為確定性軟體管理儲存器。整張卡內數十億SRAM位，分佈在整個晶格架構中。	編譯器必須精確定義所有資料流，無快取、無動態路由。	極端關注延遲確定性，創造了革命性架構，但模型容量受限於片上總SRAM量。

說明：上表部分容量資料來源於公開技術論文、白皮書、業界拆解報告（如Semianalysis、Fabricated Knowledge），部分為估算值，可能存在偏離，僅供參考。

11 風險

從技術發展和產業生態角度看，圍繞Scratchpad Memory的風險包括：

• SRAM微縮瓶頸：先進製程下SRAM單元面積微縮速度顯著慢於邏輯電晶體，導致單位位元成本下降趨緩，漏電功耗佔比上升。未來若無法突破，晶片設計師可能被迫限制SPM容量，轉而依賴效能更差的片外儲存。
• 軟體複雜性壁壘：將SPM發揮極致依賴於編譯器的高度智慧化。如果晶片公司無法提供健壯的自動分塊與排程編譯器，其SPM硬體極可能利用率低下，削弱產品競爭力。這也意味著新興晶片公司很難在短時間內與NVIDIA的CUDA生態抗衡，形成軟體上的“新記憶體牆”。
• 新型架構衝擊：存內計算（CIM）、近存計算（PIM）如三星HBM-PIM、SK海力士PIM產品已進入驗證和早期商用。若此類技術成熟，將部分替代傳統SPM的角色，直接將計算移入記憶體，改變設計範式。同時，光互連、Morta等新互連可能降低遠端訪問成本，影響SPM的必要性。
• 依賴特定工藝與供應鏈：設計大容量SPM需要與代工廠的特定SRAM IP緊密耦合。晶片從一家代工廠遷移到另一家（例如從台積電N7轉到三星5nm）時，SRAM宏的重新表徵和驗證耗時費力，增加了供應鏈風險。尤其在地緣政治影響下，國內設計公司可能面臨獲取高密度SRAM IP的不確定性。
• 模型大小的膨脹：AI模型引數規模增長遠超片上儲存增長，SPM僅能存放模型的一小部分。這就需要頻繁地從HBM或SSD中搬運資料，可能使SPM成為新的瓶頸。如何將更大範圍的“分級暫存”延伸到CXL記憶體等池化儲存，是行業尚未完全解決的難題。

12 誤讀糾偏

1. “SPM是Cache的替代品，有了SPM就不再需要Cache。”
   糾偏：兩者是互補關係。Cache適合不規則、動態訪問；SPM適合規則、可預測資料流。現代晶片往往同時部署，甚至允許同一物理SRAM在兩種模式間細化分割槽。設計者必須根據工作負載搭配使用。

2. “SPM越大，晶片算力/能效越好。”
   糾偏：SPM容量與效能並非線性關係。過大SPM擠佔計算單元面積、增加漏電和延遲，可能使整體晶片成本上升而效能提升甚微。協同設計是關鍵：SPM容量需與計算吞吐量、目標模型資料塊大小、編譯器排程能力精確匹配。

3. “管理SPM只是把資料搬進來再搬出去，很簡單。”
   糾偏：高效利用SPM需要多重最佳化——分塊策略、雙緩衝預取、地址空間訪存重排、Bank衝突避免、以及計算與搬運的精細流水線化。粗放管理極易導致計算單元利用率從90%暴跌至30%以下，完全抵消SPM優勢。

4. “所有AI晶片都用SPM，所以SPM沒有差異化。”
   糾偏：雖然概念通用，但容量選擇、層級設計、與計算單元的耦合方式、編譯器成熟度差異巨大。最終展示出的有效算力、能效比和延遲抖動相差懸殊，正是底層SPM架構和軟體生態差異的直接反映。

13 最新事件

• 2024年3月，Groq LPU公開發布：Groq的語言處理單元徹底摒棄HBM，使用數十億SRAM位的確定性片上SPM架構，聲稱推論速度達數百tokens/s。該架構目前受限於片上總容量導致單卡只能執行較小的模型（如LLaMA-7B），但其極低延遲引發行業對SPM極致應用的重新關注。（來源：Groq官方部落格、Hot Chips 2023演講、《半導體工程》報道）

• 輝達Blackwell架構（B200，2024年釋出）：搭載第二代Transformer引擎，預期進一步增加共享記憶體容量和非同步複製能力，並引入更智慧的資料搬運引擎。具體配置尚待全面公開，但傳統SPM最佳化路線依然被加強。（來源：NVIDIA GTC 2024）

• 三星電子HBM-PIM（2023-2024）：推出整合處理功能的HBM-PIM記憶體，將部分計算邏輯引入儲存堆疊，實現極低資料移動。雖然並非傳統片上SPM，但概念上拓展了“近資料計算”的範疇，預示SPM可能在封裝級進一步泛化。（來源：三星半導體官網、ISSCC 2023論文）

• MLIR/TVM社群推進AI編譯器SPM最佳化：2023-2024年，開源AI編譯器MLIR和TVM社群持續釋出針對多種AI加速器的片上儲存自動管理最佳化，例如TVM的SparseTIR專案嘗試對稀疏資料在SPM中的動態分配生成高效程式碼。編譯器能力正快速追趕硬體演進。（來源：Apache TVM會議演講、GitHub倉庫里程碑）

• RISC-V向量擴充套件暫存器管理討論：RISC-V國際向量專責小組在2024年的公開討論中出現關於新增顯式暫存器管理基元的可能性，旨在為AI擴充套件指令集提供統一SPM抽象。這將有助於新興RISC-V AI晶片生態發展。（來源：RISC-V International郵件列表，公開討論）

14 追蹤指標

要持續掌握Scratchpad Memory技術及產業動向，建議關注以下指標和訊號：

• 旗艦AI晶片規格：每代GPU/AI加速器釋出時，“共享記憶體/片上緩衝”容量、總頻寬、每計算單元分配量。這些引數往往在廠商白皮書或Hot Chips演講中揭露。
• 先進製程SRAM微縮率：台積電、三星、Intel在ISSCC、IEDM上釋出的SRAM單元尺寸與良率資料。SRAM微縮速度直接決定未來SPM容量與成本的天花板。
• AI編譯器版本更新：TVM、MLIR、Triton的釋出說明中關於“記憶體管理”、“自動分塊”、“延遲隱藏”的提升。編譯器最佳化越深入，說明硬體SPM可利用空間越大。
• 學術論文數量與主題：在ISCA、MICRO、HPCA、DAC、ISSCC等頂會上，關鍵詞為“scratchpad”、“software-managed memory”、“on-chip memory optimization”、“buffer sizing”或“tiling for accelerator”的論文數量與引用率，反映學術界的前沿關注。
• 專利動向：檢索USPTO/CNIPA，專注“Scratchpad memory management”、“Explicit memory hierarchy”、“AI accelerator buffer architecture”等分類號或關鍵詞，可追蹤主要公司的技術儲備。
• 新興公司融資與技術路線揭露：關注AI晶片初創的公開技術演講（如Hot Chips、Linley Conference）、融資材料中對儲存系統的表述，如是否強調“統一全域性SPM”、“存算一體SPM重構”等。
• 可靠性/功能安全認證資訊：汽車AI晶片為達到ASIL-D，其SPM的ECC、診斷覆蓋率、延遲確定性需通過認證。相關認證進展透露SPM在實際苛刻場景的真正可用性。
• 封裝互連頻寬：若Chiplet間互連速率（GB/s/mm）快速提升，可能推動“邏輯共享SPM”架構落地，關注UCIe、BoW等標準活躍度。

15 信源

本概念頁內容依據可公開獲取的行業知識、標準教材及廠商揭露資料，無內部非公開資訊。主要信源包括：

1. 經典教材：Hennessy, J.L. & Patterson, D.A. 《計算機體系結構：量化研究方法》（第6版），專門針對儲存器層級與快取/暫存器設計的原理。
2. 學術頂會：ISCA、MICRO、HPCA、DAC、ISSCC、Hot Chips歷年論文中關於Scratchpad Memory及AI加速器儲存系統的研究。
3. 廠商官方技術文件：
   • NVIDIA CUDA程式設計指南，共享記憶體章節；
   • NVIDIA A100/H100白皮書；
   • AMD CDNA架構說明；
   • Google TPU配置公開資訊及System Architecture論文；
   • 華為昇騰、寒武紀官方開發者資料；
   • Groq LPU架構公開演講與部落格文章。
4. 第三方分析：Semianalysis、The Linley Group、Fabricated Knowledge等釋出的對AI晶片架構的深度分析報告，其中涉及片上儲存設計。
5. 行業報告與資料：IPnest 2023年IP市場報告、Omdia/Fortune Business Insights AI晶片市場預測、IC Knowledge晶圓成本模型等（因公開細節有限，文中引用處已標註“估計”或“公開未見”）。