自對準接觸
3 秒看懂
一句話：SAC 是先進邏輯晶片製造中的一道關鍵刻蝕工藝——利用柵極側壁上的氮化矽（SiN）保護層充當”擋板”，讓源漏接觸孔在刻蝕時自動停在柵極旁邊，不需要光刻對準精確覆蓋也能避免短路。它解決的核心問題是：電晶體太小、光刻套刻精度不夠，接觸孔和柵極之間沒有足夠的容錯空間。
3 分鐘產業解釋
為什麼需要 SAC？
在電晶體尺寸不斷縮小的過程中，源/漏極（Source/Drain, S/D）與柵極（Gate）之間的間距已經縮小到 個位數奈米 量級。傳統流程中，接觸孔（Contact）需要通過光刻對準精確定義在 S/D 上方，一旦光刻套刻偏差過大，接觸孔就可能”搭”到柵極上，造成短路。
SAC 的思路是：不去依賴光刻的對準精度，而是在工藝結構上”物理保證”接觸孔不會碰到柵極。 具體做法是在柵極上覆蓋一層高選擇性的刻蝕停止層（通常是 SiN），然後用對 SiO₂ 刻蝕速率遠高於 SiN 的化學物質來開接觸孔——即使孔的版圖部分”畫”到了柵極上方，刻蝕也會在碰到 SiN 時自動停止。
產業影響
- 先進邏輯標配：從大約 130nm/90nm 節點開始引入，到 FinFET 時代（16/14nm 及以下）已成為不可或缺的核心工藝步驟。
- 刻蝕裝置的關鍵戰場：SAC 刻蝕要求極高的材料選擇比（Selectivity），直接推動了各向異性等離子體刻蝕技術的進步。Lam Research、TEL（東京電子）、Applied Materials 是三大核心供應商。
- 工藝視窗縮窄是持續挑戰：隨著節點推進到 5nm、3nm，柵極高度壓縮、接觸孔縱橫比增大、保護層變薄，SAC 刻蝕的工藝視窗（Process Window）持續收窄。
15 分鐘專家深入
核心問題拆解
在先進 CMOS 中，接觸孔（Contact via）將金屬互連層（M0/M1）與電晶體的 S/D 區域連線起來。在傳統”非自對準”工藝中：
- 接觸孔的版圖位置完全由光刻定義；
- 光刻機存在套刻誤差（Overlay Error），典型值在 數奈米 量級（最先進 EUV 光刻機套刻精度約 1-2nm，ArF 浸沒式約 2-4nm [行業共識值，未精確標註來源]）；
- 當 S/D 到柵極間距小於 套刻誤差的倍數（考慮工藝容錯）時，傳統方案失效。
SAC 本質上是把 對準問題轉化為選擇性刻蝕問題——用材料選擇比替代光刻精度。
關鍵工藝流程
┌─────────────────────────────────────────────────┐
│ SAC 典型工藝流程（MOL） │
├─────────────────────────────────────────────────┤
│ │
│ ① 在犧牲柵極階段形成 SiN 側壁間隔層（Spacer）； │
│ 形成 dummy gate 與側壁間隔層後，沉積層間介質 │
│ ILD0 並 CMP 至 dummy gate 頂部，填滿柵極之間 │
│ 的空間。 │
│ ↓ │
│ ② 去除 dummy gate，填充金屬柵極並回刻，隨後 │
│ 在柵極頂部單獨沉積 SiN 帽層（Gate Cap）。 │
│ 兩者共同構成自對準保護結構。 │
│ ↓ │
│ ③ 化學機械拋光（CMP）平坦化至柵極帽頂部 │
│ ↓ │
│ ④ 光刻定義接觸孔版圖 │
│ （允許版圖與柵極部分重疊——這是 SAC 的精髓） │
│ ↓ │
│ ⑤ 等離子體幹法刻蝕：使用對 SiO₂ 高刻蝕速率、 │
│ 對 SiN 低刻蝕速率的化學氣體 │
│ （典型氟碳氣體體系，如 CₓFᵧ + O₂/Ar 等） │
│ → 刻蝕 ILD (SiO₂) 至 S/D 表面 │
│ → 若接觸孔"踩"到柵極上方，刻蝕在 SiN 層停止 │
│ ↓ │
│ ⑥ 去除接觸孔底部殘留（若需要）、填充金屬 │
│ （Ti/TiN 阻擋層 + W 或 Co/Ru 填充） │
│ │
└─────────────────────────────────────────────────┘關鍵技術引數與挑戰
| 引數/挑戰 | 說明 |
|---|---|
| SiO₂:SiN 刻蝕選擇比 | 核心指標。要求越高越好，典型值在 10:1 至 30:1 範圍（視節點和廠商工藝方案，[行業文獻估算]）。先進節點保護層更薄，選擇比要求進一步提高。 |
| 接觸孔縱橫比 (Aspect Ratio) | 節點越先進，接觸孔越細越深。7nm/5nm 節點接觸孔直徑可小於 20nm，縱橫比可達 10:1 以上 [估算]，對刻蝕各向異性和底部清潔度提出極高要求。 |
| SiN 帽層/側壁厚度 | 直接決定”保護餘量”。隨著柵極高度持續壓縮（先進節點柵極高度已降至 ~30-40nm 量級 [估算]），可用的保護層厚度也在縮減。 |
| 底部 S/D 矽化物（Silicide） | 接觸孔刻蝕停止層下方常有 NiSi/CoSi₂ 矽化物層以降低接觸電阻。刻蝕終點檢測（Endpoint Detection）需要精確停在矽化物表面。 |
| 柵極材料變化 | 從多晶矽 → 金屬柵極（Gate-Last / Replacement Metal Gate）的變化影響了 SiN 帽層的沉積條件和選擇比。 |
多重圖案化與 SAC 的互動
在 7nm 及以下節點，接觸孔版圖密度極高，往往需要 SADP/SAQP 或多重光刻（Multi-Patterning）來定義接觸孔位置。SAC 的存在降低了對套刻精度的極端依賴，但多重圖案化帶來的 CD（關鍵尺寸）均勻性挑戰仍然存在。
下一代電晶體對 SAC 的影響
- GAA/奈米片（Nanosheet）電晶體（如 TSMC N2 節點預計採用）：奈米片結構中，柵極包裹溝道的方式與 FinFET 不同，SAC 的保護層結構需要重新設計。此外，GAA 結構中 S/D 的凹陷（Recess）形狀改變，影響接觸孔底部形態。
- CFET（互補 FET）堆疊架構：將 NFET 和 PFET 垂直堆疊後，接觸孔需要穿透更多層材料到達不同層的 S/D，SAC 的選擇比要求和工藝複雜度進一步上升。此為遠期技術方向，具體量產時間線尚不明確。
技術原理（最深，講機制 + 關鍵引數）
刻蝕選擇性的物理化學基礎
SAC 刻蝕的核心是 氟碳（Fluorocarbon）等離子體化學對 SiO₂ 和 SiN 的差異化刻蝕速率。
┌────────────────────────────────────────────────────────────┐
│ SAC 刻蝕選擇性原理（簡化模型） │
│ │
│ 等離子體中的活性物種: │
│ CₓFᵧ (如 CF₂*, CF₃*) + O*, F*, Ar⁺ (物理轟擊) │
│ │
│ 與 SiO₂ 反應: │
│ SiO₂ + CFₓ* → SiF₄↑ + CO↑/CO₂↑ │
│ → 揮發性產物，刻蝕持續進行 │
│ │
│ 與 SiN 反應: │
│ SiN + CFₓ* → 表面沉積富碳氟聚合物薄膜 │
│ → 聚合物層阻止進一步刻蝕 → 刻蝕自停止 │
│ │
│ 選擇比 = SiO₂ 刻蝕速率 / SiN 刻蝕速率 │
│ • 通過調節 O₂ 比例、氣體流量、射頻功率、腔體壓力控制 │
│ • O₂ 過多 → 聚合物被去除 → SiN 也開始刻蝕 → 選擇比下降 │
│ • O₂ 過少 → 聚合物過多 → SiO₂ 刻蝕也變慢 → 產率下降 │
│ │
└────────────────────────────────────────────────────────────┘關鍵自由度：
- 碳氟比（C/F ratio）：氣體中碳含量越高，越傾向於在表面形成聚合物，有利於 SiN 上的選擇性沉積保護。
- 離子能量（Ion Energy）：偏壓功率控制離子轟擊能量。適當的能量可以物理濺射去除 SiO₂ 上的反應產物，但不足以打掉 SiN 上的聚合物層。
- 腔體壓力：低壓 → 離子方向性好（各向異性強）→ 接觸孔側壁垂直度好；高壓 → 化學刻蝕成分增加 → 但選擇比可能更易控制。
現代 SAC 中的材料體系演進
| 世代 | ILD 材料 | 保護層材料 | 典型選擇比挑戰 |
|---|---|---|---|
| 早期（~90-65nm） | SiO₂ (TEOS) | SiN (LPCVD) | 選擇比需求較低，工藝視窗相對寬裕 |
| FinFET 早期（~16-10nm） | SiO₂ 或摻雜氧化物（PSG/BPSG） | SiN / SiCN | ILD 機械強度滿足 CMP 及高縱橫比刻蝕要求，但柵極間距縮小增加刻蝕難度 |
| FinFET 先進（~7-3nm） | SiO₂ 或摻雜氧化物 | 超薄 SiN / 新型介質 | 保護層薄至 數奈米 量級 [估算]，選擇比 >20:1 需求 [估算] |
| GAA（~2nm+） | 待定（ILD0通常為SiO₂或摻雜氧化物，非低k） | 結構性變化 | 接觸形態與 FinFET 差異大，刻蝕化學可能需重新最佳化 |
技術演進史
| 時間段 | 大致節點 | 關鍵里程碑 |
|---|---|---|
| ~2000 年代初 | 130nm → 90nm | SAC 概念引入，解決光刻套刻不足問題。多晶矽柵 + SiN 側壁/帽層的經典結構確立。 |
| ~2007-2010 | 45nm → 32nm | 高 k 金屬柵（HKMG）引入（Intel 45nm 率先），Gate-Last 工藝成為主流後，SAC 的保護層沉積步驟需與 replacement metal gate 工藝協調。 |
| ~2012-2015 | 22nm → 14/16nm | FinFET 量產（Intel 22nm, TSMC/Samsung 16/14nm），SAC 變為標配。三維鰭片結構增加了刻蝕各向異性的難度。 |
| ~2017-2020 | 10nm → 5nm | 多重圖案化廣泛應用，接觸孔密度極高。選擇比和各向異性要求持續提升。Lam Research 的 Flex 系列、TEL 的 Tactras 系列是此階段主要裝置平台 [行業共識]。 |
| ~2022-2025 | 3nm → 2nm | TSMC N3 仍採用 FinFET（[公開資訊]），N2 預計引入 nanosheet GAA。SAC 需適配新電晶體架構。 |
| 2025+ | 2nm 以下 | CFET 等堆疊架構的探索階段，SAC 將面臨更復雜的多層材料選擇性刻蝕挑戰。 |
技術路線對比（量化表）
| 維度 | 傳統非自對準接觸 | 自對準接觸 (SAC) | 全自對準接觸（Advanced SAC） |
|---|---|---|---|
| 對準方式 | 完全依賴光刻套刻 | 刻蝕選擇性自停止 | 刻蝕選擇性 + 自對準矽化物 + 自對準接觸金屬 |
| 套刻容錯 | 0（需嚴格對準） | 可容忍重疊達 柵極寬度的 50%+ [定性] | 進一步放寬 |
| 適用節點 | ≥130nm（大致） | 130nm 至 3nm | 3nm+ / GAA |
| 刻蝕選擇比要求 | 無特殊要求 | SiO₂:SiN ~10:1-30:1 [估算] | >20:1，且需對多種材料同時具備選擇性 |
| 工藝複雜度 | 低 | 中（需額外 SiN 沉積） | 高（多步選擇性刻蝕、新材料體系） |
| 主要失效模式 | 套刻偏差短路 | 選擇比不足 → 柵極穿通；底部過刻蝕損傷 S/D | 同左 + 多層介面殘留控制 |
上下游
上游（材料 / 裝置 / IP）
| 環節 | 代表供應商 | 說明 |
|---|---|---|
| 刻蝕裝置 | Lam Research、TEL、Applied Materials | SAC 是幹法刻蝕裝置的核心應用場景之一。Lam Research 在介質刻蝕（Dielectric Etch）領域市佔率領先 [行業共識，具體份額未精確標註]。 |
| 前驅體氣體 | 默克/Entegris/SK Materials 等 | 氟碳氣體（C₄F₈、C₄F₆、CH₂F₂ 等）、惰性氣體（Ar）、O₂ 等。純度要求極高。 |
| SiN 沉積裝置 | ASM International、Lam (ALTUS)、TEL | LPCVD/ALD 方式沉積氮化矽保護層。ALD 在超薄膜控制上優勢明顯。 |
| CMP 裝置/耗材 | Applied Materials (CMP)、Cabot Micro、DuPont | ILD 平坦化步驟。 |
| 量測/檢測 | KLA、Onto Innovation | 接觸孔 CD 量測、套刻量測、缺陷檢測。 |
下游（應用 / 終端）
| 環節 | 說明 |
|---|---|
| 先進邏輯晶圓代工 | TSMC、Samsung Foundry、Intel 是 SAC 工藝的最前沿實踐者。所有先進製程邏輯晶片（手機 SoC、AI 訓練/推論晶片、CPU、GPU）均依賴 SAC 工藝。 |
| 先進 DRAM | 儲存器中也有類似的接觸孔自對準需求，但具體工藝方案與邏輯晶片有差異。 |
| 終端應用 | 間接服務於智慧手機、資料中心/AI 基礎設施、PC、汽車電子等所有需要先進邏輯晶片的領域。 |
關鍵指標
| 指標 | 定義 | 先進節點典型值（估算） | 重要性 |
|---|---|---|---|
| 刻蝕選擇比 (Selectivity) | 目標材料刻蝕速率 / 掩蔽材料刻蝕速率 | SiO₂:SiN ≥ 15:1 ~ 30:1 | ★★★★★ |
| 接觸孔 CD 均勻性 | 片內接觸孔直徑的變異 (3σ) | < 1-2nm [估算] | ★★★★★ |
| 各向異性 | 刻蝕方向性（側壁角度 vs. 90°） | 側壁角度 > 89° | ★★★★☆ |
| 接觸電阻 (Rc) | 金屬填充後接觸孔總電阻 | 數十 Ω·接觸 [數量級估算] | ★★★★☆ |
| 接觸孔底部損傷 | 刻蝕對 S/D 矽/矽化物的損傷深度 | < 1-2nm [估算] | ★★★★☆ |
| 產率 (Throughput) | 單位時間處理晶圓數 | 裝置廠商核心競爭力指標 | ★★★☆☆ |
供需與市場資料
⚠️ 以下市場資料為行業共識級估算，非精確財務資料，標註口徑如下：
- 全球刻蝕裝置市場規模：約 $200-250 億美元/年（2023-2024 估算，含邏輯+儲存，[SEMI 行業報告口徑估算]）。SAC 相關的介質刻蝕是其中關鍵子類。
- 刻蝕在晶圓前道裝置中的佔比：約 20-25%，僅次於光刻，是第二大裝置品類 [行業共識]。
- 先進邏輯刻蝕裝置單機價值量：先進刻蝕裝置單價可達 $500 萬-$1000 萬+ [估算]，隨節點先程序度提升，單片晶圓的刻蝕步驟數增加（從 ~65nm 節點的數十步增至先進節點的上百步刻蝕）。
- SAC 刻蝕在總刻蝕步驟中的地位：在先進邏輯工藝中，接觸孔刻蝕（含 SAC）是關鍵的刻蝕模組之一，具體步驟數佔總刻蝕步驟的比例因節點而異 [未充分揭露]。
供需格局
- 需求側：由先進邏輯產能擴張驅動——TSMC、Samsung、Intel 的 N3/N2/A14 等節點擴產直接拉動 SAC 刻蝕裝置需求。
- 供給側：刻蝕裝置市場高度集中，Lam Research、TEL、Applied Materials 三家合計佔據 約 90%+ 的全球刻蝕裝置市場 [行業共識估算]。其中 Lam Research 在介質刻蝕（含 SAC）領域份額最為領先。
代表公司與資本對映
| 公司 | 在 SAC 產業鏈中的角色 | 上市程式碼 | 備註 |
|---|---|---|---|
| Lam Research (LRCX) | SAC 刻蝕裝置全球龍頭 | NASDAQ: LRCX | Flex 系列刻蝕平台廣泛用於先進邏輯 SAC，[行業共識]。 |
| TEL (Tokyo Electron) | 刻蝕裝置第二梯隊（導體刻蝕） | TSE: 8035 | Tactras 系列，在日本及部分亞洲客戶中份額較高 [行業共識]。 |
| Applied Materials (AMAT) | 刻蝕裝置 + CMP + 沉積裝置 | NASDAQ: AMAT | Centura 系列刻蝕平台；同時也是 SiN 沉積、CMP 裝置供應商，覆蓋 SAC 工藝鏈多個環節。 |
| ASM International | ALD/LPCVD SiN 沉積裝置 | AMS: ASM | 先進節點保護層沉積裝置供應商。 |
| KLA Corporation | 過程控制與量測 | NASDAQ: KLAC | 接觸孔 CD 量測、刻蝕缺陷檢測。 |
| Entegris | 前驅體氣體/化學品 | NASDAQ: ENTG | 高純氟碳氣體及刻蝕相關化學品。 |
| TSMC / Samsung / Intel | SAC 工藝終端使用者（晶圓製造） | TSM / 005930.KS / INTC | 先進製程中全面採用 SAC，工藝 know-how 是核心競爭壁壘。 |
投資邏輯
核心觀點
-
SAC 是先進邏輯製造的”必經之路”，刻蝕裝置需求剛性。 無論電晶體架構如何演進（FinFET → GAA → CFET），S/D 接觸的自對準需求不會消失，只會變得更復雜——這意味著刻蝕裝置的 ASP（平均售價）和步驟數 有長期上升趨勢。
-
刻蝕裝置的競爭格局極為穩固。 Lam Research 在導體刻蝕領域的技術領先優勢（專利、工藝 know-how、客戶粘性）構成深厚護城河。新進入者難以突破。
-
關鍵催化劑/風險：
- 催化：先進節點（N2、Intel 18A 等）量產爬坡、全球先進邏輯產能擴張、CFET 等新架構需要更多刻蝕步驟。
- 風險：半導體週期性下行導致資本支出縮減、地緣政治影響裝置出口管制、新材料體系（如釕接觸、鉬柵極）改變刻蝕化學需求。
-
跨環節版面配置的價值：Applied Materials 同時覆蓋刻蝕、沉積、CMP 等 SAC 工藝鏈多個環節，在工藝整合最佳化上可能具備協同優勢。
常見誤讀糾偏
誤讀 1：“SAC 就是不需要光刻了”
糾偏：SAC 仍然需要光刻來定義接觸孔的 版圖位置（lithographic patterning）。SAC 解決的不是”要不要光刻”的問題，而是”光刻套不準怎麼辦”的問題。刻蝕選擇性提供了額外的對準容錯空間，但接觸孔的基本形狀和位置仍由光刻版圖決定。準確地說，SAC 將 對準精度要求從光刻環節轉移到了刻蝕選擇性環節。
誤讀 2：“SAC 選擇比越高越好，沒有上限”
糾偏：選擇比確實需要足夠高，但實際工藝中需要 平衡 多個目標：
- 過高的選擇比往往意味著大量聚合物沉積，可能導致接觸孔底部 殘留物（Residue） 清除困難，增加接觸電阻；
- 聚合物過多還可能造成接觸孔 CD 縮小（Tapering），影響金屬填充；
- 離子能量過高雖然可以提高畫質除效率，但會造成 S/D 區域的 離子損傷（Ion Damage）。
實際工藝最佳化是在選擇比、各向異性、底部清潔度、產率之間尋找 最佳工藝視窗，而非單純追求最高選擇比。
誤讀 3：“SAC 只適用於邏輯晶片，儲存器不需要”
糾偏：先進 DRAM 同樣面臨接觸孔自對準的需求，但具體的工藝方案和材料體系與邏輯晶片存在差異。例如 DRAM 中的位線（Bit Line）接觸和單元接觸也採用了類似的自對準策略。不過 DRAM 的電晶體結構（通常為平面或垂直溝道）與邏輯的 FinFET/GAA 差異較大，SAC 的具體實施方案不同。
學習路徑
| 階段 | 推薦學習內容 | 資源建議 |
|---|---|---|
| 入門 | CMOS 電晶體基本結構、接觸孔（Contact Via）的作用、光刻套刻概念 | 《半導體制造技術》(Peter Van Zant) 相關章節 |
| 進階 | 幹法刻蝕基本原理（等離子體化學、各向異性）、SiO₂/SiN 材料特性差異 | 《Fundamentals of Semiconductor Manufacturing and Process Control》 |
| 深入 | 氟碳等離子體化學詳細機理、SAC 工藝視窗最佳化、先進節點 SAC 挑戰 | Lam Research / TEL 技術研討會資料（如 SEMICON、IEDM/AMAT 論文）；相關學術期刊（JVST-A/B, ECS Journal） |
| 產業視角 | 刻蝕裝置市場競爭格局、晶圓廠資本支出週期對刻蝕裝置需求的影響 | SEMI 裝置市場報告、各裝置公司財報電話會議（尤其 Lam Research 的 Investor Day） |
一句話總結
SAC 是將”光刻對不準”的物理困境轉化為”刻蝕停得住”的化學能力的關鍵工藝——它讓先進晶片的電晶體可以繼續縮小，而它的每一次迭代，都在為刻蝕裝置公司的技術壁壘”加磚”。
延伸閱讀與來源
- SEMI (國際半導體產業協會)：全球晶圓廠裝置市場資料與預測報告。
- Lam Research Annual Report & Investor Day Materials：刻蝕技術路線圖與市場展望（公開揭露）。
- IEEE IEDM / VLSI Symposium 論文集：先進節點 SAC 工藝技術細節（如 TSMC、Samsung、Intel 發表的製程論文）。
- Peter Van Zant, 《Microchip Fabrication》：半導體工藝基礎教科書，對接觸孔工藝有系統性介紹。
- S.M. Sze, 《VLSI Technology》：經典教材，涵蓋刻蝕選擇性化學基礎。
- TechInsights / IC Knowledge：先進製程逆向工程與工藝分析報告（付費）。
本文硬規格資料均來自公開行業共識或標註為估算/未充分揭露，具體數值以廠商最新揭露為準。技術事實撰寫截至 2025 年初。