SRAM 密度

3 秒看懂

SRAM 密度，即在單位晶片面積內可整合的靜態隨機存取儲存器（SRAM）單元數量，是衡量晶片製造工藝先進性（尤其是後道金屬層佈線能力）和晶片設計能力的核心物理指標。密度越高，在相同面積內能放入的片上快取（Cache）容量越大，直接提升處理器、AI 加速器等晶片的效能與能效。

3 分鐘產業解釋

在晶片的微觀世界裡，SRAM 就像一片片規整的“稻田”，而 SRAM 密度就是每畝地能種多少株水稻。工藝從 7 nm 進化到 5 nm、3 nm，好比農具和灌溉系統持續升級，讓水稻能種得更密、產量更高。

在晶片產業中，這個指標至關重要：

1. 效能：SRAM 是中央處理器（CPU）/圖形處理器（GPU）/AI 加速器中速度最快的片上快取。更大的快取（高密度支撐）意味著處理器能更少訪問速度慢得多的片外動態隨機存取儲存器（DRAM），從而維持高速運轉。
2. 成本與面積：實現同樣容量的快取，SRAM 密度越高，佔用的晶片面積越小。晶片面積是決定成本的核心因素——面積越小，單片晶圓能切割出的晶片數量越多，單晶片成本越低。同時，小面積也有利於提高晶片良率。
3. 工藝標杆：SRAM 單元結構規整、數量巨大（在現代晶片中可達數十億個），其密度是晶圓代工廠（如台積電、三星電子）展示最新工藝節點金屬層互連精度和製造穩定性的“名片”。它是比邏輯密度更純粹的物理尺度衡量。

對投資者而言，關注龍頭代工廠公佈的 SRAM 密度提升資料，是判斷其工藝迭代是否紮實、是否領先於競爭對手的一個重要技術視角。

技術原理

1. 基本單元架構（6T-SRAM） 經典的 SRAM 單元由六個電晶體組成：兩個交叉耦合的反相器構成雙穩態儲存核心，兩個訪問電晶體控制讀寫。

        VDD
        |
    +---|---+
    |       |
   Q(1)    QB(0)
    |       |
    +---|---+
        |
      Access Transistors (WL controlled)
        |
      BL and BLB (Bit Lines)

• 儲存核心：兩個 PMOS 和兩個 NMOS 電晶體構成交叉耦合反相器形成雙穩態電路，可穩定儲存“0”或“1”。
• 訪問控制：兩個 NMOS 訪問電晶體由字線（WL, Word Line）控制，決定儲存節點是否與位線（BL / BLB, Bit Line）接通。
• 讀寫操作：讀取時，被選中的單元通過導通訪問電晶體將訊號傳遞至位線，再由靈敏放大器放大識別；寫入時，位線上強制的電壓訊號覆蓋儲存節點的原有狀態。

2. 密度決定機制 SRAM 單元面積（密度倒數）的關鍵制約因素包括：

• 最小金屬間距：位線和字線所在的金屬層間距直接定義了單元的最小寬度和高度，是面積微縮最主要的瓶頸。
• 電晶體尺寸與穩定性約束：為保證讀/寫噪聲容限和穩定的資料保持，組成單元的 6 個電晶體無法等比例無限縮小，存在工藝和物理意義上的下限。
• 設計規則與版圖最佳化：單元內的佈線複雜度、通孔和接觸孔尺寸與版面配置位置，都受光刻和刻蝕工藝能力的嚴格限定。
• 後端互連（BEOL）工藝精度：先進工藝引入極紫外光刻（EUV）來定義更精細的金屬層，是目前提升 SRAM 密度的直接技術手段。

3. 核心權衡引數

• 單元面積（Cell Area）：通常以平方微米（µm²）或以最小特徵尺寸的平方單位（F²）表示，是跨節點可比的核心指標。
• 密度（Density）：單位面積內的儲存位數（Mbit/mm²），是產業應用中更直觀的衡量標準。
• 工作電壓（VDD）：持續降低的 VDD（先進工藝可低至 0.7 V 以下）利於降低動態功耗，但對讀/寫穩定性提出更高挑戰。
• 讀/寫穩定性：高密度設計會壓縮電晶體尺寸並降低工作電壓，必須在版圖、摻雜和輔助電路層面做額外設計最佳化，以抵抗噪聲並保證寫入可靠。
• 漏電流（Leakage）：奈米尺度下，亞閾值漏電與柵極漏電是靜態功耗的主要來源，高密度整合會使該問題進一步凸顯。

關鍵引數

1. 單元面積（Cell Area）：最基本的衡量，單位 µm² 或 F²，直接表徵工藝的物理微縮能力。
2. 儲存密度（Density）：單位面積內的儲存容量（Mbit/mm²），是產業界評估晶片成本與面積效率的關鍵。
3. 工作電壓（VDD）：先進工藝節點下持續降低（公開報道顯示 5 nm/3 nm 節點 SRAM 典型工作電壓可低於 0.8 V），直接影響動態功耗。
4. 訪問時間（Access Time）：完成一次讀/寫操作的延遲（納秒級），決定快取頻寬與響應速度。
5. 待機漏電流（Standby Leakage）：決定靜態功耗，是奈米級大容量 SRAM 設計的主要功耗挑戰之一。
6. 良率（Yield）：大容量 SRAM 陣列對缺陷極為敏感，其良率是衡量新工藝節點製造成熟度的關鍵標誌。根據行業公開資料，在新工藝早期匯入階段，SRAM 良率往往是整體良率提升的瓶頸。

技術路線

以下整合了技術演進路徑與基於公開技術論壇、行業分析（如 TechInsights, IC Knowledge, IEDM 技術論文）的跨節點估算對比。不同代工廠在同代節點上的實際值可能存在差異，且部分廠商不揭露精確數值，相對密度為近似計算。

演進脈絡

• 深亞微米至 65 nm：銅互連和低 k 介電材料引入後，SRAM 密度得以穩步提升。
• 45/28 nm 節點：引入應變矽、高 k 金屬柵（HKMG），推動密度繼續攀升。28 nm 節點 SRAM 單元面積約 0.120 µm²，作為成熟工藝的基準參考。
• FinFET 時代（16/14 nm 及以下）：立體鰭式電晶體為 SRAM 提供了更好的溝道靜電控制，但密度微縮開始遭遇位線 / 字線間距的物理瓶頸，提升幅度相較邏輯密度有所放緩。16/14 nm 節點單元面積約 0.070 µm²，相對密度約為 28 nm 的 1.7 倍。
• 10/7 nm 節點：依賴浸沒式光刻多重圖案化（SADP/SAQP）繼續微縮，成本顯著上升。典型單元面積約 0.030 µm²，相對密度約為 28 nm 的 4 倍。
• 5 nm/3 nm 節點：EUV 光刻成為突破瓶頸的關鍵使能技術，得以定義更窄的金屬線寬與間距。5 nm 節點單元面積約 0.020 µm²（相對密度約 6 倍），3 nm 節點進一步微縮至約 0.019 µm² 或更低，但相對於邏輯密度的提升幅度已明顯偏於保守。（注：5 nm/3 nm 資料為行業估算，如台積電在 2023 年技術論壇上提及類似微縮趨勢，精確值未完全公開。）
• 2 nm 及以下：將引入全環繞柵極（GAA）奈米片電晶體，SRAM 微縮面臨更為嚴峻的挑戰。單元面積目標小於 0.015 µm²（相對密度 > 8 倍），可能需藉助背面供電網路、新型互連材料或全新單元架構（如 CFET 概念）推動。

上游

SRAM 密度的突破，高度依賴於上游裝置與材料供應商的技術能力：

• 光刻裝置：荷蘭 ASML 的 EUV 光刻機是定義 7 nm 及以下節點精細金屬層、推動 SRAM 密度提升的核心裝備。公開資料顯示，ASML 在 EUV 系統市場佔據壟斷地位。高數值孔徑（High-NA）EUV 將是突破 2 nm 及以下 SRAM 密度瓶頸的關鍵。
• 刻蝕與薄膜沉積裝置：應用材料（Applied Materials）、科林研發集團（Lam Research）、東京電子（Tokyo Electron） 等提供的原子級刻蝕（ALE）、高深寬比刻蝕、選擇性沉積裝置，是實現多層緊密互連和高密度電容結構的基礎。例如，科林研發集團在其 2023 年技術日上強調了其裝置在先進互連微縮中的作用。
• 量測與檢測裝置：科磊（KLA） 等公司的光學和電子束檢測系統，在控制高密度 SRAM 陣列的奈米級缺陷、維持可接受的製造良率方面不可或缺。
• 關鍵材料：信越化學、SUMCO 的超純大矽片（300 mm），以及 JSR、東京應化（TOK） 等供應商的高解析度 EUV 光刻膠、先進化學機械拋光（CMP）漿料和超高純度化學品，共同構成了工藝微縮的材料基礎。據 TECHCET 等機構報告，EUV 光刻膠市場規模在 2023 年約 2–3 億美元，預計隨高 NA EUV 量產而持續增長。

下游

高 SRAM 密度的價值最終在下游各計算密集型應用終端中體現，成為晶片架構競爭力的物理基石：

• 高效能運算與人工智慧（AI）：大型語言模型（LLM）的推論與訓練對片上儲存器容量和頻寬極度渴求。高密度 SRAM 使 GPU 和 AI 加速器（如輝達 H100/H200）得以整合數十 MB 級別的片上快取，大幅降低對高延遲、高功耗的 HBM 或 DRAM 的訪問頻率，提升計算利用率（據輝達 2023 年 GTC 技術資料，其 GPU 的 L2 快取設計深度受益於高密度 SRAM 實現）。
• 移動消費電子：智慧手機處理器（SoC）需要在嚴格的面積和功耗預算內整合 CPU、GPU、神經網路處理單元（NPU）和影像訊號處理器（ISP）。高密度 SRAM 使系統級快取（SLC）得以在極小面積內實現，對延長電池續航和提升使用者體驗至關重要。Apple A 系列晶片和 M 系列晶片的快取設計即為典型例證。
• 汽車電子：高階駕駛輔助系統（ADAS）和自動駕駛域控制器需要進行大量低延遲的感測器融合與 AI 推論。高密度 SRAM 為滿足功能安全（FuSa）和即時性要求的晶片提供了關鍵儲存支撐。
• 網路與基礎設施：資料中心交換器、路由器和基帶處理器內部的查詢表、包緩衝等對 SRAM 的容量和效能有剛性需求，密度提升直接帶來更高的吞吐量與更低的功耗。

受益公司

該產業鏈上的核心受益方，覆蓋從裝置、代工到設計等環節：

• 裝置龍頭
  • ASML： 作為 EUV 光刻機的壟斷供應商，直接受益於每一代 SRAM 密度提升對先進光刻裝置產生的持續需求。其 2023 年財報明確了客戶對 EUV 的強勁需求，用於 3 nm 及以下產能擴張。
  • 應用材料、科林研發集團： 提供實現高密度互連所需的刻蝕、沉積和 CMP 全套解決方案，工藝越先進，其單位裝置價值量越高。
• 製造核心
  • 台積電（TSMC）： 通常在先進節點的 SRAM 密度指標上保持行業領先，是其獲取高效能運算和智慧手機晶片訂單的核心技術優勢之一（依據其歷屆技術研討會公佈的對比資料）。
  • 三星電子： 在 GAA 等下一代架構上激進投入，旨在通過提升包括 SRAM 密度在內的工藝指標來爭奪代工份額。
  • 英特爾： 隨著 Intel 4/3 及後續節點量產，其 SRAM 密度能否達到業界一流水平，是觀察其 IDM 2.0 戰略成功與否的關鍵技術指標。
• 設計及系統巨頭
  • 輝達、AMD、Apple、高通： 這些公司是先進工藝的首批或早期重要客戶，其晶片架構深度定製，直接受益於代工廠提供的高密度 SRAM 選項，以在各自產品領域建立效能或能效護城河。

市場規模

SRAM 密度本身不構成獨立的市場，它是一個技術乘數，其經濟價值通過採用該技術的晶片產品的成本、效能和市場採納來間接實現。可從以下幾個維度進行理解：

• 先進製程晶片市場：據 IC Insights (現 TechInsights 的一部分) 2023 年報告，7 nm 及以下先進工藝產品已佔全球半導體市場的重要份額（超過 30%）。所有基於這類節點的計算晶片，其市場定價權和成本結構都與 SRAM 密度的實現水平直接相關。
• IP 市場：高密度 SRAM 編譯器是設計 IP 市場中規模可觀的一塊。據 IPnest 2023 年 IP 市場報告，儲存器編譯器和其他物理 IP 市場價值約 9–10 億美元，並隨新節點匯入而持續增長。這是 SRAM 密度商業化最直接的貨幣體現。
• 成本結構影響：據 IBS 等行業諮詢機構估算，從 7 nm 到 5 nm 再到 3 nm，每平方毫米的晶圓製造成本顯著躍升（單個 3 nm 晶圓代工報價可能超過 20,000 美元，公開資料多引用的估算區間為 18,000–22,000 美元，不構成精確報價）。更高的 SRAM 密度通過縮小快取面積能夠部分抵消這一成本激增，成為客戶評估新工藝經濟可行性的核心公式。

玩家對比

台積電 vs. 三星 vs. 英特爾：先進節點 SRAM 微縮能力對比（基於公開技術資料）

對比維度	台積電 (TSMC)	三星電子 (Samsung)	英特爾 (Intel)
5 nm 節點表現	2021/2022 年量產，N5/N4 節點 SRAM 面積為行業標杆，約為 0.021 µm²（參照 WikiChip 分析資料），微縮程度領先。	同期量產 5LPE，SRAM 密度位於第二梯隊。公開資料未見其宣稱面積優於台積電。	Intel 4（對標 7 nm+）時期，側重邏輯密度，SRAM 微縮幅度據 TechInsights 分析相對保守。
3 nm 節點策略	2023 年 N3 量產，SRAM 密度約 0.0199 µm²（據台積電 2022 年技術論壇，邏輯密度提升約 1.6 倍，SRAM 僅約 1.1–1.2 倍），務實最佳化。	2023 年率先轉向 GAA（3GAP），目標在 SRAM 面積與效能上取得突破，但公開實物分析資料顯示初代 GAA 的 SRAM 並未實現對臺積電 FinFET 的碾壓式領先。	Intel 3 聚焦於代工服務，宣稱其高密度 SRAM 單元相對 Intel 4 有顯著面積縮減（2023 年代工日活動展示資料），但具體絕對數值未完全公開。
2 nm 及以上展望	預計 2025 年後 N2 引入 GAA，SRAM 密度提升仍是核心最佳化方向，但已非唯一焦點，轉向系統級協同最佳化。	在 GAA 技術上捷足先登，目標通過第二代 3 nm 和後續 2 nm 工藝強化 SRAM 微縮，公開技術論文顯示其仍在積極攻克穩定性難題。	20A/18A 節點將引入 RibbonFET (GAA) 和背面供電，試圖通過在 BEOL 和供電層面同時創新來克服 SRAM 微縮瓶頸。

注：以上對比基於各廠商公開技術論壇、IEEE 相關論文及第三方分析機構（如 TechInsights, SemiEngineer 等）的分析，具體數值可能因工藝版本不同而變化。

風險

1. 物理微縮放緩風險：隨著工藝進入亞 3 nm 時代，SRAM 單元面積的縮減速度已顯著慢於邏輯電晶體密度提升。台積電 N3 工藝中，SRAM 密度相比 N5 僅提升約 1.1–1.2 倍即為明證。這可能導致未來提升效能、控制成本的傳統路徑失效。
2. 成本效益剪刀差風險：推進 SRAM 密度所需的 EUV 光刻層數增加，驅動製造成本急劇上升。如果單位面積成本的增長無法被密度提升所抵消，設計公司可能會減少對最先進工藝的採用，或採用 chiplet 等替代方案，延緩前沿工藝的投資回報。
3. 良率與可靠性挑戰：更高密度的 SRAM 單元對製造過程中的最小缺陷和工藝擾動極度敏感，這可能導致良率爬坡緩慢，甚至出現嚴重的可靠性問題（如資料保持時間縮短）。這在新工藝匯入期是代工廠面臨的最大技術和財務風險。
4. 架構替代風險：為規避 SRAM 微縮的高昂成本，系統級架構創新正在興起，例如使用 3D 堆疊的 HBM（高頻寬記憶體）配合更先進的快取一致性互連，或者採用純邏輯計算、減少大面積 SRAM 的架構設計，可能會在一定程度上降低對極致 SRAM 密度微縮的剛性依賴。

誤讀糾偏

• 誤讀一：“SRAM 密度等同於邏輯電晶體密度。”
  • 糾偏：兩者不同，且近期趨勢已明顯分化。邏輯密度衡量隨機版面配置的電晶體密度，而 SRAM 密度衡量高度規整的陣列。在早期，SRAM 密度提升往往領先；但在 5 nm 及以後，SRAM 密度提升幅度已明顯滯後於邏輯密度的提升，因此不能用一個指標替代另一個來綜合評價工藝先進性。
• 誤讀二：“只要工藝節點數字小（如 3 nm vs 5 nm），其 SRAM 密度就一定按比例大幅提升。”
  • 糾偏：不一定。同一代工藝名稱下可能存在多個最佳化版本（如台積電 N3、N3E、N3P），各版本的 SRAM 密度最佳化程度可能不同。此外，架構轉變（如從 FinFET 轉向 GAA）對 SRAM 單元的初期改善可能不如對邏輯單元那樣顯著。必須依據廠商公佈的對應版本具體指標。
• 誤讀三：“SRAM 密度越高，晶片效能就一定越好。”
  • 糾偏：這是必要不充分條件。更高的 SRAM 密度提供了整合更大快取的物理可能性，但最終效能還取決於快取架構設計、預取演算法、一致性和互連協議及計算單元的頻寬匹配等諸多因素。一個設計糟糕的大快取，其效能可能不如一個精巧設計的小快取。

最新事件

• 2024 年 IEDM 會議前瞻：預計各大代工廠和研究機構將釋出關於 2 nm GAA 工藝下 SRAM 微縮的最新論文，重點關注背面供電對 SRAM 面積和穩定性的影響，以及 CFET（互補場效應電晶體）架構在 SRAM 單元設計中的早期可行性研究。
• 台積電 2024 技術論壇：進一步明確 N2 及 N2P 工藝的細節，產業界高度關注其公佈 N2 相對於 N3 的 SRAM 密度提升具體幅度。任何低於預期的資料將被視為工藝代際增益衰減的訊號。
• 三星 3 nm GAA 量產進展：據公開報道，三星 2024 年持續提升其 3GAP 工藝良率，並爭取大客戶訂單。其 SRAM 的實際效能和麵積指標，以及與台積電 N3 在實際產品中的對比，成為市場驗證 GAA 技術成熟度的關鍵線索。
• 英特爾 18A 節點裡程碑：英特爾計劃在 2024-2025 年完成 18A 節點的工藝開發並準備量產。其採用 RibbonFET 和 PowerVia 的高密度 SRAM 單元的效能資料若符合揭露路線圖，將標誌著其代工業務在技術競爭力上的重要回歸。

追蹤指標

1. 廠商官宣密度：台積電、三星、英特爾在各自技術論壇或 IEEE 會議（如 IEDM, VLSI Symposium）上正式公佈的特定工藝版本的 SRAM 單元面積（µm²）或密度（Mbit/mm²）的精確數值及其與前代產品的對比。
2. 良率爬坡速度：供應鏈及行業分析機構（如 TechInsights）報告中提及的，採用新工藝製造的大容量 SRAM 測試結構的缺陷密度和良率改善曲線，這是判斷工藝量產準備度的先行指標。
3. 晶片拆解分析資料：AnandTech、WikiChip、TechInsights 等對商用晶片的逆向拆解報告中，對片內 SRAM 陣列的實際物理測量，這能提供最真實的量產密度資料。
4. EUV 和高 NA EUV 的訂單與出貨：ASML 的季度財報中對 EUV 光刻系統的訂單和交付展望，是判斷整個產業在先進 SRAM 微縮上資本投入強度的宏觀指標。
5. EDA 工具商的技術路線圖：Synopsys 和 Cadence 釋出的新 IP 庫和 SRAM 編譯器對新工藝節點的支援情況，反映了密度提升的技術路徑是否已打通並向設計端擴散。

信源

1. 技術會議論文與報告：IEEE International Electron Devices Meeting (IEDM)、Symposium on VLSI Technology and Circuits 歷年發表的 SRAM 單元設計及工藝微縮相關論文，為技術對比提供最權威的一手資料。
2. 代工廠官方資料：台積電（技術研討會與 OIP 論壇）、三星（Samsung Foundry Forum）、英特爾（Intel Accelerated 釋出會）官網公開發布的技術路線圖、白皮書與演示資料。
3. 第三方晶片分析機構：
   • TechInsights: 提供領先工藝晶片的物理拆解、SRAM 單元測繪圖與面積計算，是最重要的實證資料來源。
   • Yole Group (Yole Intelligence/Yole SystemPlus): 年度半導體工藝比較報告，包含 SRAM 密度等關鍵指標的跨代工對比。
   • IC Knowledge: 專精於半導體制造經濟性與工藝密度（含 SRAM 密度）成本模型的追蹤。
4. 深度技術媒體：WikiChip、SemiEngineering、AnandTech 對先進工藝節點和 CPU/GPU 微架構的深度分析文章，是產業共識總結與資料彙總的重要參考。