SRAM 縮放（SRAM Scaling）

3 秒看懂

一句話：SRAM 縮放是指工藝節點微縮時，片上靜態隨機儲存器（SRAM）bit cell 面積等比縮小的能力與趨勢。近年來 SRAM 縮放明顯慢於邏輯電晶體縮放，成為先進製程”有效密度提升”的瓶頸，直接影響晶片片上快取容量和 AI 加速器設計。

核心矛盾：電晶體在縮小，但 SRAM cell 縮不動了——意味著同樣面積放不下同樣多的 cache，或者成本更高。

3 分鐘產業解釋

什麼是 SRAM？為什麼它重要？

SRAM（Static Random Access Memory）是晶片上最關鍵的片上儲存結構，廣泛用於：

用途	示例
CPU/GPU 快取	L1/L2/L3 Cache
AI 加速器	片上 SRAM buffer（如 Groq、Cerebras 的設計哲學）
暫存器檔案	CPU/GPU 的通用暫存器堆
控制邏輯	FIFO、佇列、狀態機儲存

標準 6T（6-Transistor）SRAM bit cell 由 6 個電晶體組成：2 個交叉耦合反相器（儲存）+ 2 個訪問電晶體（讀寫控制）。它是晶片上重複度最高的結構之一——一顆現代 SoC 可能包含數十億個 SRAM bit cells。

“縮放”是什麼意思？

半導體工藝演進的核心邏輯是等比例縮小（Dennard Scaling 的遺產）：每代新工藝，電晶體密度提升、功耗下降、效能提升。對 SRAM 來說，“縮放”就是：

每一代新工藝節點，SRAM bit cell 面積能否按比例縮小？

歷史上，SRAM cell 面積的縮小趨勢大致跟隨工藝節點演進——從 65nm 到 7nm，每代 SRAM cell 面積約縮小 30%~50%（取決於具體廠商和節點定義）。

問題來了：SRAM 縮放正在減速

2020 年代以來，業界公認 SRAM 縮放速度顯著放緩：

從 ~14nm 到 ~5nm 區間，邏輯電晶體密度仍可提升 ~2x，但 SRAM cell 面積縮小幅度遠不及此
在 3nm 及以下節點，SRAM bit cell 面積縮放基本”停滯”——有業界分析認為每代僅縮小 ~5%~10%[行業分析估算，具體數字因廠商而異]
這意味著：如果一顆 AI 晶片需要同樣大小的片上 SRAM，新工藝帶來的”等效面積節省”比預期小得多

為什麼 SRAM 縮放比邏輯慢？

這涉及 SRAM cell 的物理結構特性（詳見技術原理章節），核心原因是：

SRAM cell 是 6T 結構，面積由電晶體數量決定：不像邏輯電路可以通過設計最佳化”少用電晶體”，SRAM 的 6T 是硬性的，不能省
6T cell 中的電晶體尺寸受讀寫穩定性約束：電晶體不能無限縮小，否則噪聲容限不夠、讀寫失敗
互連線間距（metal pitch）縮放也變慢：SRAM cell 的佈線密度受金屬層限制
先進節點使用 EUV，但 EUV 的 overlay/pitch 也有物理極限

產業影響：AI 晶片設計哲學的變化

SRAM 縮放減速直接影響 AI 晶片架構選擇：

片上 SRAM 成本越來越高（每 bit 的面積成本不再快速下降）
HBM/高頻寬儲存的重要性進一步上升（片上放不下就往外放）
部分公司反其道而行：如 Groq 的 LPU 晶片、Cerebras 的 WSE 系列，用大面積片上 SRAM 取代 HBM，但面臨成本和良率挑戰
架構師被迫在 cache 容量和計算單元密度之間做更艱難的權衡

15 分鐘專家深入

SRAM 縮放的技術診斷架構

要理解 SRAM 縮放的困境，需要從三個維度分析：

SRAM 面積效率 = f(電晶體密度, 互連密度, 可靠性約束)
                ↓           ↓           ↓
              邏輯縮放     Metal      Vmin/SNM
              仍在推進     pitch     約束更嚴
                          也放緩

維度一：電晶體密度縮放

邏輯電晶體的密度提升仍在推進（儘管速度也在放緩），但 SRAM cell 的面積並不完全由電晶體最小尺寸決定。SRAM cell 面積還取決於 cell 內部的版面配置（layout）、阱間距（well spacing）、接觸孔（contact）密度等。這些約束在先進節點變得更嚴格。

維度二：互連密度

SRAM cell 內部有大量金屬連線。先進節點的金屬層 pitch（間距）縮小也面臨挑戰：

銅互連的電阻率在小線寬下急劇上升（電子散射效應）
新型互連材料（如釕 Ru、鈷 Co）研究仍在推進，但尚未大規模量產
Backside Power Delivery（BSPDN）技術可部分緩解，但尚未普及

維度三：可靠性約束

SRAM cell 的 Vmin（最低工作電壓）和 SNM（Static Noise Margin，靜態噪聲容限）是關鍵可靠性指標：

Vmin：SRAM 正常工作的最低電壓。電晶體越小，Vmin 往往越高（變差），意味著能效優勢打折扣
SNM：衡量 SRAM cell 抗噪聲干擾的能力。電晶體尺寸縮小 → 工藝變異（process variation）增大 → SNM 惡化
為了維持可靠性，設計師不得不保留一定的電晶體尺寸裕量，無法完全跟隨”最優密度”路徑

SRAM vs. 邏輯電晶體：縮放差異的量化視角

以下數字為業界公開討論的量級範圍，具體數字因廠商、節點定義、測量方法而異，引用時請注意標註口徑。

工藝節點區間	邏輯電晶體密度提升（倍）	SRAM bit cell 面積縮小（倍）	差異
~28nm → ~14nm/16nm	~2x	~0.5x（面積減半）	相近
~14nm/16nm → ~7nm	~2x	~0.5x	相近
~7nm → ~5nm	~1.8x	~~0.6x~~0.7x	開始偏離
~5nm → ~3nm	~~1.5x~~1.7x	~~0.85x~~0.9x	明顯偏離
~3nm → ~2nm（展望）	待觀察	預期縮放進一步放緩	趨勢加劇

[注：上述資料為業界分析綜合估算，非單一來源精確值，僅供參考量級]

對 AI 晶片的具體影響

以一顆典型 AI 訓練/推論加速器為例：

場景：某 AI 晶片在 7nm 工藝上有 128MB 片上 SRAM（用於儲存權重/啟用/中間結果）

如果 SRAM 縮放正常（每代 0.5x），到 3nm 應可用 ~1/4 面積實現同樣容量
實際 SRAM 縮放減速後，3nm 上 128MB SRAM 可能仍需 ~~1/2~~2/3 的 7nm 面積
這意味著：要麼接受更少的片上 cache → 效能下降；要麼接受更大的 die → 成本上升、良率下降

這就是為什麼先進工藝 AI 晶片的”有效效能提升”往往不如紙面電晶體密度提升那麼大——SRAM 是主要瓶頸之一。

技術原理（深入機制）

6T SRAM Bit Cell 結構

        VDD          VDD
         |            |
    +----+----+  +----+----+
    |    |    |  |    |    |
   [P1]  |  [P2]  |    |    |
    |    |    |  |    |    |
    +----+----+  +----+----+
         |            |
        Q            Q'         ← 儲存節點（互補）
         |            |
        BL           BLB        ← Bit Lines（資料讀寫通路）
         |            |
    +----+----+  +----+----+
    |    |    |  |    |    |
   [N1]  |  [N2]  |    |    |
    |    |    |  |    |    |
    +----+----+  +----+----+
         |            |
        GND          GND
         |            |
    +----+----+  +----+----+
    |         |  |         |
   [PG1]     [PG2]         ← Pass Gate（訪問電晶體）
    |         |  |         |
    WL        WL           ← Word Line（行選擇）
    |         |  |         |
    +----+----+  +----+----+

6 個電晶體角色：

P1/P2, N1/N2：兩個交叉耦合的 CMOS 反相器，形成雙穩態儲存
PG1/PG2：兩個 NMOS 訪問電晶體，受 Word Line 控制，決定是否讀寫

SRAM cell 面積 ≈ 6 × 電晶體面積 + 互連面積 + 設計規則裕量

縮放瓶頸的關鍵引數

1. 驅動比（β ratio）與上拉比（α ratio）

β ratio = (W/L)_pull-down / (W/L)_pass-gate
- 影響讀穩定性（read stability）。β 越大，讀操作時不易誤翻轉
- 典型設計值：β ≥ 1.5~2.0
α ratio = (W/L)_pull-up / (W/L)_pass-gate
- 影響寫能力（writeability）。α 越小，越容易寫入
- 典型設計值：α ≤ 1.0~1.5

問題：這些比值約束意味著電晶體的 W/L 不能自由縮小——如果 pass gate 縮小，pull-down 和 pull-up 也要相應調整。整個 cell 的面積受最嚴格約束的電晶體限制。

2. 靜態噪聲容限（SNM）

SNM = max 如下值：
    兩個反相器的電壓傳輸特性（VTC）曲線之間
    能容納的最大正方形對角線長度
    
    [簡化理解] SNM ≈ f(VDD, Vth, 工藝變異)
    
    - VDD 下降 → SNM 下降
    - Vth 變異增大 → SNM 下降  
    - 電晶體縮小 → Vth 變異增大 → SNM 下降

在先進節點：

VDD 已降至 0.7V~0.75V（7nm/5nm），進一步降低空間有限
工藝變異（random dopant fluctuation, line edge roughness）隨尺寸縮小而增大
結果：SNM 在先進節點惡化，迫使設計師增大電晶體尺寸或接受更高的 Vmin

3. 最低工作電壓（Vmin）

Vmin 是 SRAM 在目標良率下能正常工作的最低電壓
Vmin 不隨工藝節點等比下降——這是 SRAM 縮放的另一個硬約束
如果 Vmin 不降，意味著 SRAM 的能效優勢無法完全兌現

為什麼邏輯電晶體縮放和 SRAM 縮放不同？

維度	邏輯電路	SRAM cell
電晶體使用方式	可用設計技巧減少電晶體數	硬性 6T，無法減少
面積最佳化手段	標準單元庫最佳化、版面配置演算法	cell 面積由最緊約束決定
對工藝變異的容忍	可通過時序設計、冗餘處理	每個 cell 必須獨立可靠
互連密度影響	可用多層金屬最佳化佈線	cell 內部佈線是硬約束

結論：邏輯電路的”有效密度”可以通過設計和架構手段持續提升，而 SRAM cell 的面積是”物理硬約束”——這就是縮放差異的根本原因。

技術演進史

SRAM 縮放的歷史軌跡

時代	工藝節點	SRAM bit cell 面積（量級）	縮放狀態	備註
黃金時代	130nm ~ 65nm	12 μm²	快速縮放	Dennard Scaling 尚成立
穩健縮放	65nm ~ 28nm	~~0.5~~1.0 μm²	正常縮放	HKMG 引入，繼續縮放
FinFET 時代	16nm/14nm ~ 7nm	~~0.03~~0.05 μm²	仍可縮放	FinFET 提升了電晶體密度
縮放減速	5nm ~ 3nm	~~0.02~~0.03 μm²	明顯放緩	SRAM 縮放 vs 邏輯縮放出現顯著差異
縮放困境	2nm 及以下（展望）	待觀察	預計進一步放緩	GAA/nanosheet 是否能救 SRAM 待驗證

[注：上述面積數字為業界討論的量級範圍，具體數字因廠商定義、cell 型別（HD/HP）而異，僅為參考]

關鍵里程碑事件

Intel 的 SRAM 縮放公告（約 2022 年）
- Intel 在投資者日/技術會議上承認 SRAM 縮放速度顯著放緩
- 這被視為行業”公開的秘密”被正式確認
TSMC 的 SRAM 密度指標
- TSMC 在各節點公佈 SRAM bit cell 面積和 SRAM 密度（Mb/mm²）
- 從 N7 到 N3 的 SRAM 密度提升幅度遠小於邏輯密度提升幅度
Samsung 的 3nm GAA 節點
- Samsung 率先量產 GAA（Gate-All-Around）奈米片電晶體
- SRAM 縮放是否受益於 GAA 結構，仍有待更多公開資料驗證

技術路線對比（量化表）

應對 SRAM 縮放減速的技術/架構路線

路線	原理	優勢	劣勢	代表案例
工藝創新（GAA/nanosheet）	GAA 結構改善電晶體靜電控制，理論上可縮小 SRAM cell	從根本上改善縮放潛力	尚未大規模驗證；成本高	TSMC N2（規劃中）、Samsung 3nm GAA
新型 SRAM bit cell 結構	如 8T cell（更好讀寫分離）、assist circuit、寫輔助技術	可放寬 Vmin/SNM 約束	面積開銷（8T 比 6T 大）	學術研究/部分廠商內部專案
增大 die 面積	直接用更多面積放 SRAM	簡單粗暴有效	成本↑、良率↓、功耗↑	Cerebras WSE（極致案例）
3D 堆疊 SRAM	在邏輯 die 上堆疊 SRAM die	面積擴充套件性好	成本高、熱管理挑戰、互連頻寬	部分學術/研發專案
架構層面減少 SRAM 依賴	用更大的 register file、scratchpad、或更多 HBM 頻寬替代 cache	繞過問題	需要重新設計軟體/編譯器	Groq LPU（無 HBM，大 SRAM）、部分資料流架構
SRAM 壓縮/複用技術	在架構/編譯器層面減少 SRAM 實際佔用	不改變工藝	複雜度高、收益有限	各廠商內部最佳化

7nm vs. 3nm SRAM 密度對比（估算量級）

指標	7nm 級別	3nm 級別	變化
邏輯電晶體密度	~90 MTr/mm²（量級）[廠商資料]	~~150~~200 MTr/mm²（量級）[廠商資料]	↑ ~~1.7~~2.2x
SRAM 密度（Mb/mm²）	2030 Mb/mm²（量級）[廠商資料]	3040 Mb/mm²（量級）[廠商資料]	↑ ~~1.3~~1.5x
縮放差異	-	-	邏輯密度提升顯著大於 SRAM 密度提升

[注：上述數字為業界討論的量級範圍，具體因廠商、cell 型別（high-density vs. high-performance）、測量方法而異]

上下游

上游：影響 SRAM 縮放的關鍵供應環節

環節	與 SRAM 縮放的關係
晶圓代工（TSMC/Samsung/Intel）	決定 SRAM bit cell 面積、密度、Vmin 等核心指標
光刻裝置（ASML EUV）	EUV 的解析度/pitch 能力直接影響 SRAM cell 的最小尺寸
EDA 工具（Synopsys/Cadence/Siemens）	SRAM compiler、memory compiler 決定 SRAM 的版面配置效率
材料（高k介質、金屬柵極、互連材料）	影響電晶體效能和互連電阻率

下游：受 SRAM 縮放影響的終端應用

應用領域	影響方式
AI 加速器	片上 buffer/cache 大小直接影響推論/訓練效能
CPU	L2/L3 cache 大小影響 IPC（每週期指令數）
GPU	共享記憶體/L2 cache 大小影響計算單元利用率
移動 SoC	功耗敏感，SRAM Vmin 不降影響能效
自動駕駛晶片	即時性要求高，片上儲存容量關鍵

關鍵指標

SRAM 核心技術指標

指標	定義	重要性
Bit cell 面積	單個 SRAM bit 的物理面積（μm² 或 nm²）	最核心的縮放指標
SRAM 密度	單位面積可容納的 SRAM 容量（Mb/mm²）	實際可用的密度指標
Vmin	最低正常工作電壓	影響能效和功耗
SNM	靜態噪聲容限	影響可靠性和良率
讀/寫速度	SRAM 的訪問延遲（ns 級）	影響系統性能
待機功耗	SRAM 的靜態洩漏功耗	先進節點中顯著
良率	SRAM 陣列的可用率	先進節點中 SRAM 常作為良率測試 vehicle

良率測試中的特殊角色

SRAM 陣列常被用作工藝節點的”良率探針”：因為 SRAM 結構高度規則、重複度高，非常適合檢測工藝缺陷和變異。業界常說：

“SRAM yield is the process yield.”

SRAM 的良率問題往往比邏輯電路更早暴露，因此 SRAM 縮放困難也是整個工藝縮放困難的先行指標。

供需與市場資料

SRAM 市場的宏觀圖景

SRAM 作為獨立產品（discrete SRAM chips）的市場已相對成熟且規模有限（約數十億美元量級[行業報告估算]），但 SRAM 作為晶片內部元件的價值巨大——幾乎每一顆處理器/SoC 都包含大量 SRAM。

SRAM 縮放對晶片成本的影響

工藝節點	SRAM 在典型 SoC 中的面積佔比（估算）	趨勢
28nm 級別	~30%~40%	基準
7nm 級別	~30%~40%	SRAM 密度提升與邏輯密度提升大致同步
5nm 級別	~35%~45%	SRAM 佔比開始上升（因為 SRAM 縮放慢）
3nm 級別	~40%~50%（估算）	SRAM 佔比進一步上升

[注：上述佔比為行業討論的估算範圍，因晶片型別（CPU/GPU/AI/SoC）差異很大]

對 AI 晶片成本的直接影響

某 AI 加速器在 7nm 上有 200MB 片上 SRAM
如果保持同樣容量到 3nm，SRAM 佔 die 面積的比例可能從 ~35% 上升到 ~45%~50%
結果：要麼 die 更大（成本↑），要麼縮減 SRAM 容量（效能↓）

代表公司與資本對映

直接相關公司

公司	角色	與 SRAM 縮放的關係
TSMC	晶圓代工	N7/N5/N3 的 SRAM 密度資料直接體現縮放趨勢
Samsung Foundry	晶圓代工	3nm GAA 節點的 SRAM 縮放表現待更多資料
Intel Foundry	晶圓代工	Intel 4/3/20A 的 SRAM 指標
Synopsys / Cadence	EDA	SRAM compiler 的面積最佳化直接影響有效密度

間接受影響/利用此趨勢的公司

公司	策略
NVIDIA	GPU 用大量 L2 cache；SRAM 縮放影響 GPU die 成本
AMD	CPU 的 3D V-Cache 技術（3D 堆疊快取）部分繞過 SRAM 縮放問題
Groq	LPU 晶片大量使用片上 SRAM，直接受 SRAM 縮放影響
Cerebras	WSE 用超大面積 die 放 SRAM，SRAM 縮放影響其成本結構
Broadcom / Marvell	定製 AI 晶片（ASIC）服務，幫客戶做 SRAM 容量/面積權衡
SK Hynix / Samsung / Micron	HBM 供應商；SRAM 縮放推動更多需求轉向 HBM

資本對映邏輯

SRAM 縮放減速
    ↓
片上 cache/儲存成本上升
    ↓
兩條路徑：
├── 路徑A：更多依賴外部儲存（HBM）→ HBM 供應商受益
│           → SK Hynix, Samsung, Micron
│
└── 路徑B：接受更大 die 面積 → 先進工藝晶圓代工受益
            → TSMC（先進封裝 CoWoS 也受益）

投資邏輯

核心投資觀點

觀點一：SRAM 縮放減速是先進製程”隱性成本上升”的重要驅動力

表面上，每代工藝的電晶體密度仍在提升（TSMC N3 vs N5 邏輯密度提升約 60%[TSMC 資料]）
但 SRAM 縮放慢意味著”有效密度提升”（考慮實際晶片設計中的 SRAM 佔比）遠低於紙面
這支撐了先進工藝晶圓漲價的邏輯——實際價效比提升沒有看起來那麼大

觀點二：HBM 的長期需求邏輯得到加強

片上 SRAM 放不下 → 更多資料需要在片外儲存/訪問
HBM 是片外高頻寬儲存的最佳方案
SRAM 縮放減速 = HBM 需求的長期結構性支撐

觀點三：3D 封裝/先進封裝的價值提升

2.5D 封裝（如 CoWoS）：幫 AI 晶片連線更多 HBM
3D 堆疊（如 AMD V-Cache）：用 3D 方式擴充套件片上快取
SRAM 縮放減速 → 先進封裝解決方案的需求上升

觀點四：架構創新的價值凸顯

面對 SRAM 縮放困境，純靠工藝微縮不夠
架構創新（如資料流架構、存內計算、近存計算）的價值上升
能在架構層面高效利用有限 SRAM 的公司可能獲得競爭優勢

風險與不確定性

GAA/nanosheet 工藝是否能顯著改善 SRAM 縮放？目前資料不足
新型儲存技術（如 STT-MRAM、ReRAM）能否部分替代 SRAM？仍處早期
3D SRAM 堆疊的成本和熱管理問題是否可解？

常見誤讀糾偏

誤讀一：“SRAM 縮放停滯 = 摩爾定律死了”

糾偏：SRAM 縮放減速是摩爾定律”有效放緩”的重要表現之一，但不等於摩爾定律完全停止。邏輯電晶體密度仍在提升，只是”全晶片等效密度提升”（包括 SRAM）不如紙面數字。摩爾定律的”死”是漸進的，SRAM 是其中一個關鍵減速因子，但不是唯一因素。

誤讀二：“SRAM 縮放慢就意味著 cache 容量在下降”

糾偏：不準確。SRAM 縮放慢意味著同等面積下能放的 SRAM 容量增長變慢，但廠商可以選擇：

用更大的 die 面積保持 cache 容量（成本↑）
用 3D 堆疊擴充套件 cache（如 AMD V-Cache）
最佳化架構減少對 cache 容量的依賴

實際上，近年來 CPU/GPU 的 cache 容量仍在增加（如 AMD Ryzen 的 L3 cache 從 16MB 到 96MB+），只是面積代價更高了。

誤讀三：“這是隻有高階晶片才需要關心的問題”

糾偏：SRAM 縮放影響所有使用先進工藝的晶片，包括移動 SoC、IoT 邊緣晶片等。對於功耗敏感的邊緣 AI 晶片，SRAM Vmin 不降意味著能效優勢打折扣——這直接影響電池壽命和熱設計。

誤讀四：“6T SRAM 是唯一選擇，無法最佳化”

糾偏：業界和學術界在探索多種替代/改進方案：

8T/10T cell 結構（更好的讀寫分離）
寫輔助電路（write-assist）降低 Vmin
SRAM 壓縮技術（架構/編譯器層面）
新型 SRAM cell 設計（如基於 GAA 的最佳化 cell）
非易失性儲存（如 STT-MRAM）部分替代（雖然速度/耐久性仍有差距）

學習路徑

入門級

瞭解 SRAM 基礎
- 學習 6T SRAM cell 的結構和工作原理
- 推薦：《Digital Integrated Circuits》（Rabaey）相關章節
瞭解工藝縮放基礎
- 理解 Dennard Scaling、Moore’s Law 的歷史
- 推薦：ASML、IMEC 的公開科普資料

進階級

深入 SRAM 可靠性
- SNM（Static Noise Margin）的定義和模擬
- Vmin 的測量和最佳化方法
- 推薦：ISSCC/VLSI Symposium 相關論文
理解先進工藝的 SRAM 設計挑戰
- FinFET vs. GAA 對 SRAM 的影響
- 工藝變異（Process Variation）對 SRAM 的影響
- 推薦：TSMC/Samsung/Intel 技術會議資料

專家級

架構層面的 SRAM 最佳化
- Cache 層次結構設計權衡
- SRAM vs. eDRAM vs. 新型儲存
- 3D 堆疊儲存技術
- 推薦：MICRO/ISCA/HPCA 計算機體系結構會議論文
產業/投資視角
- 追蹤各代工藝的 SRAM 密度指標（廠商 PDK/技術文件）
- 分析 AI 晶片的 SRAM 容量/面積/成本權衡
- 推薦：各晶圓代工廠的技術研討會（如 TSMC OIP）

一句話總結

SRAM 縮放減速是先進半導體工藝”隱性減速”的關鍵一環——它不直接出現在電晶體密度的營銷數字中，但深刻影響每一顆 AI 晶片的成本結構、儲存架構選擇和有效效能提升幅度。

延伸閱讀與來源

學術/技術文獻

ISSCC / VLSI Symposium — 每年都有大量 SRAM 縮放相關論文，是追蹤最新進展的最佳來源
IEDM（International Electron Devices Meeting）— 晶圓代工廠常在此釋出新節點的 SRAM 效能資料
“SRAM Scaling Challenges” — 各大晶圓代工廠在投資者日/技術研討會上的討論（需關注 TSMC、Samsung、Intel 的官方材料）

行業分析

TechInsights / IC Insights / Yole — 提供工藝節點拆解和 SRAM 密度分析
SemiEngineering / WikiChip / AnandTech（存檔）— 技術深度解讀

廠商官方資料

TSMC 技術研討會（TSMC Technology Symposium）— 每年公佈 N 系列節點的 SRAM 密度指標
Intel Investor Day / Intel Foundry Day 技術更新
Samsung Foundry Forum 技術更新

資料宣告

本頁中的具體數字（如 SRAM 密度、cell 面積、縮放倍數等）均為業界公開討論的量級範圍或行業分析估算，非精確規格。具體數字因廠商、節點定義（HD/HP/UHD cell）、測量方法而異。建議引用時標註原始來源口徑，或使用定性表述。

最後更新：基於截至 2024 年的公開行業資訊。SRAM 縮放是一個快速演進的領域，建議持續追蹤最新工藝節點的釋出資料。