標準單元庫

3 秒看懂

標準單元庫是晶片設計的“預製積木”——它把最基本的邏輯閘（與非/或非）、觸發器、緩衝器等電路單元預先設計好，並固定高度、按行排列，形成一套可重複使用的版圖與模型庫。設計者用 RTL 級描述電路功能，電子設計自動化（EDA）工具自動綜合、版面配置佈線，絕大多數邏輯就靠呼叫這些預製單元拼出。標準單元庫是製造工藝與數字設計之間的核心介面：它把底層電晶體的物理特性抽象成時序、功耗、面積模型，讓大規模 SoC 能快速設計。沒有標準單元庫，先進工藝下沒有人能人工繪製幾十億個電晶體。

以下內容綜合積體電路設計基礎、EDA 行業共識撰寫，所涉技術事實為行業通用知識。因即時檢索未獲取到特定廠商供應鏈資料，具體制程歸屬、市佔數字等均定性表述或註明[估算]，不編造精確規格。

3 分鐘產業解釋

標準單元庫是半導體設計生態的“中間層”，一端連著晶圓廠（Foundry）的工藝技術，另一端連著 Fabless 設計公司和 EDA 工具。它的核心價值在於工藝預適配與設計自動化。

工藝預適配：每一代製造工藝（如 28nm、7nm、5nm、3nm）下，電晶體特性相差極大。標準單元庫必須針對該工藝重新設計電晶體尺寸、版圖，並經過實際流片測試，才能給出準確的時序、功耗資訊。晶圓廠（如台積電、三星、中芯國際）或第三方 IP 供應商（如 Arm、Synopsys、Cadence）會推出與工藝繫結的標準單元庫，作為工藝設計套件（PDK）的一部分。
設計自動化：庫中每個單元都有固定的高度（Track Height），以便走線通道規則排布；單元版圖設計時遵循統一的電源軌（VDD/VSS）分佈，相鄰單元可無縫拼接成行。數字後端工具綜合網表時，從庫中選取符合邏輯約束的最小單元組合，然後自動版面配置、時鐘樹綜合、佈線。所有邏輯功能在大規模設計中都被“編譯”成標準單元的網際網路絡。
產業分工：先進工藝的標準單元庫主要由晶圓廠提供（如台積電的 7nm/5nm 基礎庫），也有第三方針對特定工藝進行效能/功耗最佳化推出增強庫。無晶圓廠設計公司拿到庫後，可購買高階 EDA 軟體（Synopsys、Cadence）實施設計。在沒有可靠庫的情況下，即便有先進工藝也幾乎無法量產複雜數字晶片。

可以說，標準單元庫是摩爾定律能轉化為實際產品效率的關鍵基礎設施。每一代節點遷移，除了電晶體微縮，標準單元庫的重新設計、表徵最佳化本身佔到新工藝匯入週期與成本的相當大比重。

15 分鐘專家深入

要從產業和技術兩個維度深入，需理解標準單元庫的架構要素、表徵方法、先進節點帶來的挑戰以及生態演變。

1. 庫的組成與層級

一個完整的標準單元庫不止是一堆版圖，至少包含三個檢視：

物理檢視（Layout）：GDSII 格式的掩模級圖形，需符合工藝設計規則（DRC）。
時序檢視（Timing）：Liberty 格式（.lib），描述每個輸入到輸出的傳播延遲、輸出轉換時間與輸入轉換時間及負載的關係，通常以二維查詢表（NLDM 或 CCS）建模。
功耗檢視（Power）：同樣在 Liberty 中描述，包括靜態功耗（洩漏電流）和動態功耗（內部功耗、開關功耗）。此外還有功能檢視、抽象版圖（LEF）供版面配置佈線工具使用等。

單元種類覆蓋組合邏輯（inv、and、or、nand、nor、xor、mux、full adder 等）、時序邏輯（dff、latch、clock gate）以及特殊單元（天線效應保護、阱接觸、endcap、filler、decap 等），通常一個庫包含數百到上千個單元，分別提供不同驅動強度、閾值電壓（Vt）和多位元位觸發器。

2. 庫的表徵流程

標準單元必須經過表徵（Characterization）：通過 SPICE 模擬模擬每個單元在各種工藝角（PVT：process, voltage, temperature）下的行為，提取延遲、功耗、噪聲等資訊。這一過程自動化程度高，但計算量極大——一個庫的全面表徵可能需要數萬到數十萬次 SPICE 模擬。表徵精度直接決定時序籤核（Signoff）的可靠性，因此面向先進工藝的庫往往會用更復雜的電流源模型（CCS）替代簡單的非線性延遲模型（NLDM）。

3. 先進節點下的變革

FinFET 時代（以台積電 N7/N5/N3 為代表）：電晶體變成鰭式結構，驅動強度離散化（只能通過鰭數量調整），標準單元不能再像平面工藝那樣任意選擇溝道寬度。庫設計中追求最優的鰭數組合、版圖柵極間距、接觸孔版面配置，導致庫的高度用“Track 數”衡量（如 7.5T、9T 庫）。高 track 庫提供更高效能，低 track 庫面積更小。此外，FinFET 的量化驅動使多閾值（multi-Vt）實現更為重要，庫會提供多種閾值版本（LVT, SVT, HVT 等）以平衡速度與漏電。
GAA/nanosheet 時代（預計台積電 N2 及以後）：柵極全包圍結構允許更靈活的溝道寬度調整，可能恢復一定的器件尺寸連續性，但標準單元高度的最佳化邏輯繼續存在。由於工藝變異影響更復雜，庫的表徵可能需要更多的工藝角覆蓋。
電源輸送網路變化：傳統標準單元通過頂部的金屬電源軌供電，隨著背面供電網路（BSPDN）的引入（如 intel PowerVia、台積電 Super PowerRail），電源軌可能移至晶圓背面或仍保留但最佳化，標準單元的物理設計會發生適應。庫可能需要同時支援正面和背面供電版本。
設計技術協同最佳化（DTCO）：標準單元庫不再是先有工藝後有庫的線性流程，而是與工藝開發緊密迭代。通過單元設計探索可以反饋工藝應該提供什麼樣的柵極間距、金屬間距，以實現最優 PPA（效能、功耗、面積）。

4. 標準單元庫的產業生態與策略

晶圓廠提供的“參考庫”通常是基線，設計公司有時會自研定製庫（定製公司如Apple、輝達等）。第三方 IP 商則提供更高效能或更低功耗的最佳化庫，通常打包為“平台”授權。EDA 公司也會與晶圓廠合作預置參考流程。在 RISC-V 生態中，開放 PDK（如 SkyWater 130nm）提供了開源標準單元庫，降低了入門門檻，但還遠不能比擬先進節點的商業庫完整度。

技術原理

標準單元的邏輯抽象與版圖正則性

所有標準單元共享相同的高度（Track 數），內部電晶體按行放置，N 阱固定位於單元上部或下部以形成共用的阱區。每一行單元交替翻轉，相鄰行的 N 阱可合併，減小面積。下圖（用文本示意）展示了一行標準單元的基本結構：

  VDD rail  ─────────────────────────────
            │  ├── PMOS ──┤  │    │        │
  Cell N    │  ├── NMOS ──┤  │    ├─ Cell  │
            │               │    │   N+1   │
  VSS rail  ─────────────────────────────
            ←── 固定高度，不同寬度 ──→

單元的高度由軌道數+電源軌寬度決定，寬度視邏輯複雜度可變。
所有單元必須遵守相同的柵極方向（通常是水平或垂直），以及一致的 fins 取向以保證工藝刻蝕均勻。
版圖使用光刻友好的圖形（例如單向柵極、規則 M1 走線），在先進節點尤其關鍵。

時序模型機理

Liberty 檔案對每個時序弧定義兩個查詢表：

延遲查詢表：delay = f(input_net_transition, output_cap)
輸出轉換查詢表：output_transition = g(input_net_transition, output_cap) 其中表的索引點需要覆蓋典型負載範圍。數字實現工具通過插值快速計算路徑延遲。CCS（複合電流源）模型更精確，用驅動級的等效電流波形代替簡單的線性化處理，是亞 28nm 籤核的必要條件。

功耗模型

動態功耗 = 開關功耗（0.5 * C * VDD² * f_switching） + 內部功耗（短路電流 + 充放電內部節點）。內部功耗已在 Liberty 的功耗查詢表中給出。
靜態功耗（洩漏）由工藝 Vt、柵極漏、結漏組成，lib 中有各狀態下的洩漏電流值。先進節點多提供多 Vt 單元，HVT 漏電低但慢，LVT 快但漏電大，設計時通過多閾值合成自動平衡。

關鍵引數與工藝捆綁

單元高度（Track）：例如 9T、7.5T，每 Track 約相當於金屬間距（M2 Pitch）的倍數。單元高度決定了單元內部的佈線資源與驅動能力上限。
CPP（Contacted Poly Pitch）：柵極節距，是工藝決定的特徵尺寸，標準單元的柵極必須對齊此節距的整數倍。庫設計者只能在若干整數 CPP 寬度的約束下最佳化單元版圖。
M0/M1 的圖案化限制：EUV/定向自組裝等決定了金屬走線的方向、間距，標準單元內部佈線需要滿足這些規則，由此定義了 pins 位置。

這些細節決定了特定工藝下的庫是無法跨代直接複用的，每一代都需大量重新設計。
[以上技術原理均為通用 IC 設計知識，未引用個別廠商專有引數]

技術演進史

1970s-1980s：定製與門陣列時代。早期積體電路手工定製版圖，邏輯設計複用度低；門陣列（Gate Array）預置電晶體陣列，通過最後幾層金屬互連實現不同電路，可看作標準單元的雛形，但效能面積浪費大。
1980s-1990s：標準單元方法論確立。隨著 Caltech/UC Berkeley 等學術研究及 EDA 工具的商業化（如 Synopsys 綜合，Cadence 版面配置佈線），標準單元設計流程成熟。採用全定製單元設計，但庫規模有限。
2000s：130nm→65nm。庫開始使用更多閾值電壓、長度混合，時序模型從 NLDM 向 CCS 遷移。功耗、訊號完整性成為關鍵，庫需包含噪聲模型。晶圓廠開始提供參考庫，第三方 IP 產業快速成長。
2010s：FinFET 時代（16nm→7nm→5nm）。庫設計受離散鰭數約束，單元高度固定，效能依賴於鰭數、接觸最佳化。多 patterning 帶來限制，庫版圖大量採用自動化 P&R 生成以確保 DRC 正確。DTCO 成為顯學。
2020s→未來：GAA/nanosheet 及背面供電。N2 級節點啟用 GAA，允許連續鰭寬，可能部分恢復設計自由度。背面供電改變單元物理設計，庫需重新架構。同時 AI 輔助單元設計優化出現（如在版圖、signoff 階段用機器學習調優）。

技術路線對比

維度	傳統平面工藝庫 (65nm→28nm)	FinFET 庫 (16nm→4nm)	新興 GAA/奈米片庫 (2nm及以下)
器件結構	平面 MOSFET	鰭式 FET	奈米片 Gate-All-Around
單元高度設計自由度	可任意溝道寬度，高度可連續最佳化	鰭數離散，只能通過 fish number + 切片實現	可能恢復連續寬度，但奈米片疊層增加複雜度
主要 PPA 槓桿	溝道寬度、多 Vt	鰭數、多 Vt、CPP 縮放	奈米片寬度、片數、多 Vt，進一步縮放
電源佈線	正面金屬供電	正面供電為主，末代節點探索背面 contact	廣泛採用背面供電網路（BSPDN），單元可能無需正面 VDD 軌
光刻要求	ArF 浸沒，單曝光為主	EUV/SADP/LELE，複雜多 pattern	High-NA EUV，更精細布線，庫內部金屬化難度更高
時序籤核精度要求	NLDM 往往足夠	CCS 必須	CCS 增強，需考慮時鐘級統計時序
生態成熟度	非常成熟，多家第三方	成熟，由 Foundry 主導	開發中，樣品庫存在，量產尚未大規模普及【基於公開行業趨勢】

以上對比基於公開工藝路線特徵，未指向具體廠商的專有工藝代號。

上下游

上游：基礎設施依賴

晶圓製造工藝：極紫外光刻、材料（high-K 金屬柵極）、器件物理，直接決定單元庫的設計空間與表徵難度。
EDA 工具供應商：Synopsys（Fusion Compiler、PrimeTime）、Cadence（Genus、Innovus、Tempus）提供的綜合、版面配置佈線、時序籤核工具需要直接讀取和使用庫模型。
表徵/建庫工具：如 Silicon Creations，Synopsys SiliconSmart，Cadence Liberate 等，用於生成 .lib 和 .lef 檢視。
測試與驗證：需要 SPICE 模擬器（HSPICE、Spectre）進行單元級驗證，DRC/LVS 檢查工具（Mentor Calibre、Synopsys ICV）確保版圖物理正確。

下游：應用方

Fabless 設計公司（高通、Apple、輝達、聯發科、華為海思等）：使用標準單元庫進行 SoC 設計，往往是最大消費者，決定對庫的 PPA 方向的需求。
IDM 廠商（Intel、Samsung LSI）：自有工藝庫或內部最佳化，也使用部分第三方 IP。
ASIC/定製晶片設計服務公司（博通、Marvell、芯原等）：使用庫為客戶設計。
學術和開源硬體專案：使用開放 PDK 進行低成本設計，促進教育和小批次晶片創新。

關鍵指標

庫執行力的核心指標有：

單元面積利用率：單個標準單元面積與實際邏輯能力對比。同一邏輯功能在給定工藝下最小單元面積。
時序效能：典型反相器延遲（FO4 delay，單位皮秒），以及在典型負載下關鍵單元（如與其他單元串聯）的延遲。
功耗密度：動態功耗（μW/MHz 每門）和靜態洩漏（pA/μm 溝道寬度或 pA/單元）。
多閾值/多溝道長度組合數：提供多少調優選項。
單元種類數：庫中包含的邏輯閘種類、驅動強度變體、多位元觸發器等，影響綜合效率。
模型保真度：時序與實測矽片的相關性（signoff 誤差），一般要求在先進節點 ±5% 以內。
設計規則通過率：庫版圖在嚴格 DRC 檢查下是否零違規。
對 EDA 工具最佳化友好性：例如引腳位置是否符合版面配置佈線工具對 congestion 降低的要求。

以上指標無通用定量基準，因為隨工藝跳動極大。通常以同工藝與競品庫橫向對比或與上一代庫的相對改善百分比評價。

供需與市場資料

標準單元庫不是一個單獨產品，其市場嵌入在半導體 IP 市場和EDA 工具與服務市場中。

全球半導體 IP 市場（含處理器 IP、介面 IP、單元庫等）在 2022 年約 60~70 億美元[根據第三方報告估算區間]，受到資料中心、AI、5G、汽車晶片推動。標準單元庫及基礎 IP（GPIO、PLL 等）通常是 Foundry PDK 一部分，不直接計入 IP 授權費，但在定製庫或增強庫部分由第三方單獨授權收費。
先進工藝 IP 授權費極高（單工藝節點可達數千萬美元），其中標準單元核心庫佔據顯著部分。晶圓廠設計其基線庫以鎖定客戶，第三方需要付出高額開發成本並精準適配廠內使用者。
隨著 Chiplet、3D-IC 發展，標準單元庫還需要與 die-to-die 介面 IP 協同。對庫的需求將進一步延伸到再分佈層（RDL）佈線規則。

具體市場資料無法從公開來源直接拆出“標準單元庫單獨營收”，以上為綜合 IP 市場估算定性描述，未提供公司營收細分。

代表公司與資本對映

晶圓廠自研標準單元庫

台積電 (TSMC)：最完整的先進工藝參考庫，5nm/3nm 庫生態內部使用，設計公司通過 PDK 獲取。台積電 OIP（開放創新平台）與 EDA、IP 夥伴共同最佳化。
三星 Foundry：提供三星工藝的庫，搭配其 SAFE 計劃。
英特爾 (Intel)：IDM 2.0 下為外部代工客戶提供庫，正在建置類似台積電的生態。
中芯國際 (SMIC)：成熟工藝庫完整，先進節點受限。

第三方 IP 公司

Arm：除處理器 IP 外，提供 Artisan 物理 IP 包含標準單元庫、儲存器編譯器，覆蓋面廣。
Synopsys：提供 DesignWare 物理庫、最佳化邏輯庫、介面 IP，甚至自研工藝最佳化走向“合成庫”，捆綁設計工具。
Cadence：同樣提供物理 IP 和 Tensilica 處理器，配合其數字實施工具，強化協同。
Silicon Creations， M31 等中小型 IP 商，專注於特定節點或低功耗庫。

資本對映邏輯

對晶圓廠，先進庫是客戶粘性重要一環，投資於庫即投資於工藝生態競爭力。
對 EDA/IP 公司，庫是與工具捆綁銷售的關鍵：掌握庫就能更好地最佳化設計流程，與晶圓廠合作越深，越能鎖定客戶。Cadence、Synopsys 的 IP 業務增速常超過整體 EDA 增速。
對晶片設計公司，定製庫是 核心競爭力之一（Apple有大量定製標準單元），代表是否能把工藝用出極限。
開放 RISC-V 生態下，開放標準單元庫（如 SkyWater PDK）雖然遠未到商業先進節點，但推動設計民主化，可能成為未來小型公司創新的孵化器。

投資邏輯

若將標準單元庫相關資產作為投資線索，可關注的傳導邏輯：

製造工藝領先 → 庫領先 → 設計匯入：台積電先進節點庫的成熟是其獲得Apple、輝達訂單的基礎之一。反過來，三星/英特爾代工要追趕，必須先確保 3nm/2nm 庫和第三方 IP 準備就緒。
EDA+IP 捆綁效應增強：收併購在 EDA/IP 領域常見，代表如新思收購 Ansys（待批），目標是建立從晶片到系統的設計傳接。掌握庫層面，就能全域性最佳化。對該類平台型公司的投資著眼其客戶滲透率與交叉銷售。
多晶片封裝 (Chiplet) 改變庫需求：Chiplet 需要各子晶片在互連線口上緊密耦合，標準單元庫仍為內部邏輯所用，但更關注功耗密度和局域化；電源分配網路變革驅動平面單元重構，背供電相關 IP 可能成為新增長點。
國產替代與開放庫：先進工藝受限環境下，本土晶圓廠成熟節點庫的豐富度+EDA 支援成為資本關注點；同時開源 IP 商業轉換（如提供最佳化服務）出現小規模商業模式。

風險：庫水平高度依賴工藝，沒有先進工藝，即便有最好的庫設計團隊也難產出實用品。且庫開發沉沒成本極高，收效與工藝代差高度相關。

常見誤讀糾偏

1. “標準單元庫就是電晶體版相簿”
糾偏： 版圖只是其物理檢視，完整的單元庫還包括抽象版圖、功能描述、詳細時序與功耗模型。沒有後兩者，版面配置佈線工具無法完成時序收斂和功耗分析。只給版圖=不可用。

2. “同一工藝節點各家庫都一樣，只是引數微調”
糾偏： 雖然工藝基線相同，但不同團隊（晶圓廠參考庫、第三方最佳化庫）因設計目標（高效能、低功耗、高密度）不同，單元架構、驅動強度分佈、閾值電壓組合差異極大，能導致最終晶片 PPA 相差 10% 甚至更多。因此庫的設計是核心 IP 競爭。

3. “先進節點下工藝規則太複雜，標準單元庫可以工具自動化生成，無需人工技巧”
糾偏： 工具自動化有提升，但最優版面配置仍高度依賴有經驗的設計者對版圖的打磨，尤其是在關鍵單元（如大驅動反相器、多輸入複雜門）上，細微的接觸孔位置、金屬層分配會影響效能及可靠性。自動化工具更多用在後端填充器、校正 DRC 修正。

4. “標準單元庫依賴工具提取，每次流片都可快速重建”
糾偏： 庫的設計/驗證/表徵週期通常需要 6~12 個月，一旦流片發現時序模型偏差較大，就需要迭代修改單元並重新矽驗證。所以新工藝的庫成熟需要多次流片反饋，成本高昂。

學習路徑

基礎半導體物理與數位電路：MOSFET 特性、CMOS 邏輯閘、傳遞特性。
VLSI 設計經典教材：
- 《Digital Integrated Circuits: A Design Perspective》 (Rabaey, Chandrakasan, Nikolić) —— 深入講解標準單元設計。
- 《CMOS VLSI Design: A Circuits and Systems Perspective》 (Weste, Harris)。
EDA 流程瞭解：綜合、版面配置佈線、時序分析的基本概念，可參考 Synopsys/Cadence 工具教學文件或公開課。
實際 PDK 操作：
- 使用開源 SkyWater 130nm PDK 及配套開源 EDA 流程（OpenLANE），嘗試合成、放置、佈線一個小型 SoC，直觀感受庫的作用。
- 研究其標準單元 .lib、.lef 格式。
進階：學習 Liberty 格式規範（官方由 Synopsys 定義，公開文件），理解 NLDM 和 CCS 建模細節；使用 Liberty 工具（如 LibMan）處理庫。
先進工藝動態：關注 ISSCC、VLSI 會議論文中關於標準單元 DTCO 的論文，瞭解 3nm/2nm 下的庫架構變化。

一句話總結

標準單元庫是半導體工藝的物理抽象層、數字晶片設計的基石，它把數十億電晶體的複雜性封裝成可綜合、可版面配置的標準化積木，並將工藝潛力轉化為可預測的 PPA 指標，在摩爾定律的延續中起核心槓桿作用。

延伸閱讀與來源

由於本次搜尋未獲取到即時連結，以下提供行業內經典文獻與公開資源，讀者可自行檢索：

Liberty 格式參考：Synopsys Liberty User Manual（公開規範文件），關鍵字 liberty format specification。
開源 PDK 與標準單元庫：
- SkyWater 130nm PDK（https://github.com/google/skywater-pdk）
- FreePDK45 提供 45nm 教學用庫。
- OpenROAD 專案包含完整開源設計流程，附帶有標準單元庫例項。
會議/期刊：
- IEEE Journal of Solid-State Circuits (JSSC) 經常刊載先進工藝單元設計技術。
- Design Automation Conference (DAC)、International Conference on Computer-Aided Design (ICCAD)、the VLSI Technology Symposium — 追蹤最新庫與 DTCO 進展。
產業分析報告：Semico Research、IBS、Counterpoint 的 IP 市場分析。

本文基於積體電路設計領域長期知識積累撰寫，因聯網檢索異常，所有定量資料已做定性化處理或標註為估算區間，不構成對特定企業或產品的精確資料引用。

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標準單元庫

標準單元庫

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3 分鐘產業解釋

15 分鐘專家深入

1. 庫的組成與層級

2. 庫的表徵流程

3. 先進節點下的變革

4. 標準單元庫的產業生態與策略

技術原理

標準單元的邏輯抽象與版圖正則性

時序模型機理

功耗模型

關鍵引數與工藝捆綁

技術演進史

技術路線對比

上下游

上游：基礎設施依賴

下游：應用方

關鍵指標

供需與市場資料

代表公司與資本對映

晶圓廠自研標準單元庫

第三方 IP 公司

資本對映邏輯

投資邏輯

常見誤讀糾偏

學習路徑

一句話總結

延伸閱讀與來源

標準單元庫

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15 分鐘專家深入

1. 庫的組成與層級

2. 庫的表徵流程

3. 先進節點下的變革

4. 標準單元庫的產業生態與策略

技術原理

標準單元的邏輯抽象與版圖正則性

時序模型機理

功耗模型

關鍵引數與工藝捆綁

技術演進史

技術路線對比

上下游

上游：基礎設施依賴

下游：應用方

關鍵指標

供需與市場資料

代表公司與資本對映

晶圓廠自研標準單元庫

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學習路徑

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