superscalar

1 三秒看懂

超標量架構（Superscalar）是一種處理器核心設計技術，能夠在一個時鐘週期內同時發射並執行多條獨立的機器指令，以此挖掘指令級並行性（ILP），在相同主頻下成倍提升運算吞吐量。如果把普通標量處理器看成每次只能處理一件任務的工作臺，超標量就像同時擁有多組算數單元、訪存單元和排程員，可以在一拍之內派發好幾條互不衝突的指令。從1990年代奔騰處理器開始，幾乎所有高效能CPU，無論是Intel Core、AMD Ryzen、AppleM系、高通驍龍，還是伺服器端的AWS Graviton、阿里倚天710，其“大核”內部都採用了超標量設計。

2 三分鐘產業解釋

超標量的核心思想，是讓處理器硬體從順序的指令流裡挑出能夠同時執行的獨立指令，在單週期內完成 “取指‑譯碼‑發射‑執行‑寫回” 多個動作。關鍵機制包括：

• 多發射：前端在一個週期內取指、譯碼多條指令，典型寬度為4‑8路。
• 亂序執行：為了避免某條長時間等待記憶體的指令阻塞後續所有工作，處理器動態排程已就緒的指令搶先執行。
• 分支預測：提前猜測條件分支的走向，維持指令流連續供給，否則流水線每遇分支就要停頓數十週期。

理論上，一條n路的超標量流水線可以帶來近n倍加速，但程式內普遍存在的資料依賴、控制依賴和快取失效讓實際加速比大打折扣，通常單核IPC（每週期指令數）只能做到2‑4的水平。

從產業視角看，超標量技術決定了CPU單執行緒效能的天花板，直接影響終端裝置的響應速度和資料中心的吞吐能力。據Counterpoint Research統計，2023年全球智慧手機應用處理器（AP）市場約305億美元，其中幾乎所有高階產品都基於超標量大核。微處理器整體市場方面，IC Insights曾估計2022年全球MPU銷售額約1100億美元，2023年受消費電子下行影響有所回撥。設計、IP授權、製造三端因此在超標量這一關鍵技術點上高度耦合，構成了千億美元級的產業生態。

3 技術原理

超標量架構可沿著 鏈 chain-chip-core 三個層面拆解。

3.1 鏈——指令流水線

現代超標量CPU的流水線通常超過10級，Intel的Sunny Cove約有10‑11級，Redwood Cove在13級以上，Apple的高效能核則保持相對較寬但級數合理的流水線（約11‑13級）。深度流水線將取指、預譯碼、譯碼、暫存器重新命名、分發、排程、執行、訪存、回退等階段進一步拆分，以換取更高主頻；代價是分支預測失敗時必須清空整條流水線，損失數十週期。

3.2 芯——亂序執行引擎

超標量的靈魂是亂序執行引擎，它由幾個關鍵結構組成：

• 重排序緩衝區（ROB）：儲存所有尚未退休的指令，嚴格按照程式順序提交結果，保障體系結構狀態正確。Golden Cove的ROB達512項；Apple Firestorm核心的ROB據分析約630項；AMD Zen 4則為320項（來源：Chips and Cheese分析，2023）。
• 保留站／排程器：統一或分散式儲存已譯碼但運算元未就緒的指令，並在運算元可用時將其發射到功能單元。Firestorm採用約8路發射的統一排程器，而Zen 4則採用整數排程器與浮點排程器分離的設計。
• 物理暫存器堆與暫存器重新命名：通過將架構上有限的通用暫存器（如x86‑64的16個）對映到數百個物理暫存器，消除寫後寫（WAW）和讀後寫（WAR）假依賴，極大地擴大了並行視窗。

3.3 核——前端與分支預測

前端必須向亂序引擎持續灌注足夠的指令流。為此，取指單元通常一次取回32‑64位元組，並依靠複雜的分支預測器保供：

• TAGE預測器：基於幾何歷史長度的多級預測器，已被ARM Neoverse N2、RISC‑V高效能核等採用，準確率常超97%。
• Perceptron（感知器）預測器：AMD自Zen 2起採用感知器+環路預測器組合，能夠識別長週期模式。
• BTB（分支目標緩衝）與返回棧：快取最近分支的目標地址，配合硬體呼叫棧預測函式返回路徑。

分支預測一旦失誤，處理器不僅要丟棄錯誤路徑的指令，還可能汙染快取，造成數十週期的懲罰。因此，0.1%的預測準確率提升就能帶來可觀的效能增益。

4 關鍵引數

衡量超標量設計的主要引數（資料基於公開評測與晶片手冊）：

• 發射寬度：每週期可後端執行的最大微運算元。Apple M1/M2 P核為8路發射，Intel Golden Cove為8路（6譯碼+額外微指令），AMD Zen 4為6路發射（整數4+浮點2），Cortex‑X4為8路（來自ARM官方）。
• ROB體積：決定亂序視窗大小。Apple Firestorm約630項；Intel Golden Cove 512項；Zen 4 320項；Cortex‑X2約288項（來源：WikiChip、AnandTech，2021‑2023）。
• 物理暫存器數量：Apple M1大核有約384個整數物理暫存器和約160個浮點/向量暫存器。
• 排程器佇列深度：Apple M1整數排程器約120項，浮點約80項；Zen 4整數排程器總共約96項（分散式）。
• 分支預測準確率：現代高效能核在SPEC CPU2017上準確率普遍在97‑99%。TAGE+感知器混合方案在部分子項上MPKI（每千指令誤預測數）可低於1。
• 製程工藝：2024年主流旗艦大核採用4nm/3nm工藝（台積電N4P、N3E）。A17 Pro P核採用N3B，面積約2.2 mm²，頻率3.78 GHz（來源：TechInsights拆解報告，2024）。

需要注意的是，引數須結合頻率、功耗綜合評估。僅比較發射寬度難以反映實際效能。

5 技術路線

5.1 更寬發射與ILP牆

拓寬發射是提升單核效能的直接手段，但收益正在遞減。針對通用整數的SPEC CPU，6‑8發射已逼近程式內在ILP的瓶頸。繼續拓寬不僅產生“暗矽”問題（部分單元長期空閒），控制邏輯的平方級複雜度也推高了設計成本和功耗。業界因此將重心從絕對發射寬度轉向更智慧的猜測、預取和記憶體級並行（MLP）。

5.2 亂序視窗與快取層級

另一種路線是擴大ROB和排程器，拉長亂序視窗，以容忍L3/L4快取的延遲。伺服器核心傾向於大ROB（512‑1000+項），例如AWS Graviton4的Neoverse V2核心ROB約400+項。更高的快取層級（大型L2、L3系統快取）與更先進的預取器結合，是提升多核總吞吐量的關鍵。

5.3 異構大小核與DSA融合

固定功耗預算下，Alder Lake、驍龍8cx/X Elite、M系列等均走向big.LITTLE或“效能核+能效核”混合架構，用少量大超標量核衝刺單執行緒響應，大量小核（可以是順序或窄超標量）承擔多執行緒吞吐。Intel在第12代酷睿中引入了Gracemont能效核，其架構為雙3路譯碼亂序（相當於較窄超標量），面積僅約1/4個大核。該方法使晶片在相同功耗下獲得更優的多執行緒效能。

與此同時，嵌入在SoC中的AI加速器（NPU）、ISP、影片編解碼器等DSA模組，正將過去由超標量核執行的部分計算任務分離出去。在這一趨勢下，超標量核的定位從“唯一的計算引擎”轉向“通用控制和延遲敏感型任務的主引擎”。

5.4 指令集架構差異

• x86（Intel/AMD）：指令變長（1‑15位元組），前端的並行譯碼難度大，需要預譯碼快取（μOP Cache）彌補。
• ARM AArch64：定長指令，解碼並行更易實現，有利於寬發射，Apple的“解碼防火牆”設計即得益於此。
• RISC‑V：開源指令集，已出現多款超標量核心，如平頭哥玄鐵C910（3路發射亂序）、SiFive P870（2024年釋出，6‑8路發射，面向資料中心）。其面臨的挑戰是軟體生態和效能驗證尚未比肩ARM/x86。

6 上游

6.1 處理器IP授權

ARM佔據移動CPU IP市場的絕對主導地位，根據其2023財年（截至2023年3月）報告，年授權相關營收約21.2億美元，版稅營收19.1億美元，Cortex‑A/X系列超標量核貢獻了絕大部分版稅。同期，RISC‑V IP供應商SiFive和Andes（晶心科技）也在加速推出超標量核心，晶心科技的營收2023年約13.4億新臺幣（約0.43億美元），公開資料未見其IP在高階手機SoC中大規模替代ARM。

6.2 EDA工具與設計服務

實現超標量設計必須依靠邏輯綜合、版面配置佈線、時序籤核、形式驗證等EDA工具。全球EDA市場由Synopsys、Cadence和Siemens EDA（Mentor）三家主導。據ESD Alliance統計，2023年全球EDA市場規模約150億美元，上述三家合計份額超70%。國內華大九天等企業在數字全流程方面進步明顯，但在7nm以下先進工藝的超標量核設計工具鏈上，公開資料顯示仍以國際大廠方案為主。

6.3 半導體制造

台積電在先進邏輯製程上的地位直接決定了頂級超標量核的效能和能效邊界。已知公開資料：2024年臺積電N3E已為AppleA17 Pro、M4等量產，N2工藝計劃2025年試產。三星SF3（3nm GAA）初次在消費級產品中量產（如Exynos 2400部分模組？實為SF4P改進），良率資訊有限。Intel的Intel 4/3工藝於2023‑2024年先後投產，為Meteor Lake及未來Granite Rapids提供製造保障。產能和良率直接影響超標量核的供貨成本和規模。

7 下游

7.1 消費電子與PC

智慧手機AP（如A17 Pro、驍龍8 Gen 3）集成了1‑4個超標量大核，負責應用啟動、相機處理等高負載場景。據IDC統計，2023年全球智慧手機出貨量11.7億部，PC出貨量2.6億部。AppleMac全面轉向基於超標量核心的M系列晶片，2023年Mac出貨量約2200萬臺，其自研晶片大核的單執行緒效能在Geekbench 6中持續領先同期x86筆記本平台（來源：Primate Labs，2024）。

7.2 伺服器與雲端運算

伺服器CPU市場2023年x86端出貨量穩定，據Mercury Research 2024Q1報告，AMD憑藉EPYC在伺服器x86份額達到33%（出貨量），營收份額更高；Intel Xeon仍佔主導。ARM伺服器晶片加速滲透，Amazon Nitro/Graviton系列已佔AWS新增例項的半壁江山，阿里倚天710已在自家資料中心部署超億核小時。Graviton3採用的Neoverse V1核心為8路寬發射亂序，SPECint_rate2017成績大幅超越同期Cascade Lake。

7.3 嵌入式與基礎設施

網路處理器（DPU）、智慧網絡卡、車用座艙域控制器也開始引入超標量核。例如NVIDIA BlueField‑3內含若干Cortex‑A78超標量核用以控制面處理，高通SA8295P車機晶片採用Cortex‑X1大核。值得注意的是，這些場景更關注即時性、功耗和功能安全認證，因此常採用中低發射寬度的超標量設計。

8 受益公司

以下公司因在超標量核設計或配套產業鏈中佔據關鍵節點而直接受益（列舉基於公開財報和市場地位，不作為投資建議）：

• Intel：2023年CCG（客戶端計算事業部）營收293億美元，DCAI（資料中心與AI）營收155億美元。自Alder Lake起引入大小核方案，再度鞏固x86單核競爭力。
• AMD：2023年營收227億美元，伺服器CPU（EPYC）份額擴張顯著，Zen 5架構將進一步推動效能提升。
• Apple：自研CPU在Mac全線鋪開，2023財年Mac淨營收294億美元；M系列大核面積效率、能效比保持行業領先。
• Arm Holdings：2023財年總營收26.8億美元，版稅和授權雙增長，受益於ARM架構向伺服器、汽車等多領域延展。
• Qualcomm：2023年手機AP/基帶晶片營收約292億美元（含基帶），驍龍8 Gen 3自研Kryo核基於ARM Cortex‑X4；並收購Nuvia推出Oryon核心進軍PC市場。
• Amazon：內部自研Graviton系列使AWS EC2成本最佳化，間接增強雲端服務吸引力，但不單獨出售晶片。
• 阿里平頭哥、飛騰、龍芯（中國大陸）：倚天710（ARM Neoverse N2，2022年釋出）已大規模部署；飛騰S2500採用FTC663核（亂序4發射）；龍芯3A6000搭載LA664核心實現4發射亂序（2023年釋出）。上述企業受益於信創與自主可控要求，但先進製程獲取受限，公開資料顯示主要採用12‑14nm自主工藝或存量7nm工藝。

9 市場規模

• 整體微處理器市場：根據IC Insights歷史資料及TechInsights估算，2022年全球MPU銷售額約1100億美元，2023年受PC與手機下行影響縮水至約980億美元（估算口徑，含x86、ARM伺服器及嵌入式）。預計2024年隨著AI PC、5G換機重歸增長軌道，規模可能重回千億以上。
• 智慧手機AP市場：Counterpoint Research報告稱，2023年全球智慧手機AP/SoC銷售額達到305億美元。高通、Apple、聯發科居前三。
• 伺服器CPU市場：Mercury Research估計2024年一季度的x86伺服器處理器出貨量約450萬顆，加上ARM伺服器處理器（約200萬顆），以均價800‑1500美元計，市場約70‑110億美元。ARM伺服器CPU增長最快。
• CPU IP市場：據IPnest統計，2023年處理器IP市場（含CPU、DSP、GPU）約22億美元，ARM佔CPU IP份額約90%。RISC‑V IP年化增速超50%，但基數尚小。

以上資料均為約數，口徑一般為晶片提供商向裝置製造商或雲端廠商的銷售營收，不含終端零售。

10 玩家對比

以2024年已量產或公開發布的高效能超標量核心為例進行技術層面比較（效能資料取自公開評測及會議資料）：

核心	指令集	發射寬度	ROB	製程	典型頻率	單核Geekbench6整數
Apple M4 P核	ARMv9.3	8路寬	>600項（推測）	台積電N3E	~4.5 GHz	~3500
Intel Lion Cove (Lunar Lake)	x86‑64	8路	>512項	Intel 3 / 台積電N3B	~5.1 GHz	~3300
AMD Zen 5	x86‑64	6路-微指令	448項（推測）	台積電N4	~5.7 GHz	~3200
Qualcomm Oryon (Snapdragon X Elite)	ARMv8.7	8路	約600項（推測）	台積電N4	~4.3 GHz	~3200
ARM Cortex‑X4	ARMv9.2	8路	~288項（推測）	台積電N4P	~3.4 GHz	~2200
龍芯 LA664 (3A6000)	LoongArch	4路	不詳	12nm	2.5 GHz	~800（單核效能約Core i3‑10100水平）

來源說明：Geekbench 6整數成績來自Primate Labs官方排行榜（2024年8月）；微架構引數基於AnandTech、Chips and Cheese、WikiChip等分析，推測項標註。龍芯效能資料來自中國開放指令生態聯盟測試及媒體評測（2023年底）。玩家在絕對效能、能效、生態、代工獲取等方面各有優劣，ARM公版在生態完備性上領先，Apple依託垂直整合單核突出，x86通用性最強，國產處理器在效能絕對值上仍存差距。

11 風險

• 功耗與能效瓶頸：8路寬發射和超過512項ROB使動態功耗高企，靜態漏電隨製程微縮加劇。在行動端，持續高頻執行會導致嚴重發熱降頻，因而大小核架構幾乎成為標配，絕對效能的競爭正轉向能效比的比拼。
• 設計複雜度與驗證黑洞：超標量核是已知最複雜的積體電路單元之一，微架構級Bug（Intel著名的Spectre/Meltdown類漏洞源自推測執行機制的副作用）可導致嚴重的安全隱患。驗證成本數以億計美元，且設計週期長達3‑5年，一旦流片失敗或出現大範圍勘誤，將直接衝擊公司營收與聲譽。
• 安全側通道攻擊持續演化：BranchScope、Speculative Store Bypass等變種不斷揭露，迫使後續設計增加硬體緩解機制，犧牲部分效能。在政府、國防等關鍵領域，供應鏈安全和硬體後門擔憂促使自主設計需求上升，帶來技術與生態割裂的風險。
• 技術與人才依賴：頂尖微架構師極度稀缺，全球僅有少數團隊具備定義下一代超標量核的能力。地緣政治摩擦（如美國對華先進工藝和EDA工具的出口管制）使部分中國設計企業無法取得7nm以下晶片的量產，先進超標量核的持續迭代面臨現實障礙。
• ILP收益遞減與AI衝擊：通用計算效能提升已嚴重依賴多核、專用加速器，部分AI推論負載完全遷移到NPU/GPU，限制了主CPU大核的發揮空間。過度投資單一超標量方向可能導致在能效賽道上落後。

12 誤讀糾偏

• “核心數量越多CPU越快”——任何多核CPU的單執行緒響應仍受制於單個超標量核的效能。“16核打不過8核”在單核能力差距大的場景下完全可能（例如，老架構8核對新型號4核）。核數和單核IPC需要平衡。
• “主頻越高必然越好”——不同超標量設計每週期完成工作量不同。3 GHz的Apple M1 P核實際專案編譯速度可能超過5 GHz的第11代酷睿移動處理器。主頻只是乘法因子，IPC才是底數。
• “超標量就是亂序執行”——亂序執行是實現超標量的關鍵手段，但並非等號。部分RISC‑V順序核也有多發射設計（如雙發射順序），而超標量設計也可依賴編譯器排程降低亂序開銷（VLIW是另一種極端）。現代高效能超標量無一例外包含深度亂序引擎。
• “自主指令集就能解決所有問題”——龍芯LoongArch、申威SW‑64等國產指令集的超標量核在特定安全領域有戰略意義，但其軟體生態（二進位制翻譯損耗、外設驅動適配）和編譯器成熟度依然制約實際效能釋放，與國際主流x86/ARM生態存在明顯差距。效能對標需要謹慎看待，不宜簡單宣稱“超越主流”。
• “CPU效能已不再重要因為AI走GPU”——AI訓練和推論的確更依賴平行計算，但資料預處理、請求排程、系統控制、網頁渲染等任務仍需低延遲超標量核。雲端原生應用中也常見“CPU核心越多、效能越強”帶來的直接成本節約，CPU創新遠未終結。

13 最新事件

• 2024年5月：Apple釋出M4晶片，率先在iPad Pro上採用第二代3nm製程，新P核繼續保持了8發射寬度，卻在大幅提升頻率的同時通過改進大小核排程進一步降低整體功耗。部分基準測試顯示，M4的單執行緒效能較M3提升約20%。
• 2024年6月：高通釋出面向PC的Snapdragon X Elite，採用自研Oryon超標量核心，基於ARM指令集，Geekbench 6多核成績逼近甚至超越M2 Pro。該晶片被微軟認定為Windows Copilot+ PC的核心平台之一，標誌著ARM架構在Windows筆記本領域邁出關鍵一步。
• 2024年7月：AMD在技術日上揭露Zen 5架構細節，改進了分支預測（雙取指預測器）和排程能力，桌面Ryzen 9000系列於8月開售，整數CCD仍採用台積電N4工藝。根據首批媒體評測，單核效能提升約16%，能效比在65W TDP下極為突出。
• 2024年8月：Intel在Hot Chips上詳解Lion Cove（Lunar Lake）微架構，強調採用新的L0β快取和細粒度功耗門控；代工工藝首次將計算模組交由台積電N3B製造，表明Intel在先進製程策略上更加務實。
• 2024年4月：RISC‑V國際峰會上，SiFive推出Performance P870核心，支援6‑8路亂序發射、亂序視窗進一步加大，併為主流資料中心負載進行了最佳化。國內平頭哥宣佈將玄鐵C930提上路線圖，目標瞄準更高效能的伺服器與智慧座艙。

（事件資訊均來自各公司官網、新聞稿及知名科技媒體公開報道。）

14 追蹤指標

要持續追蹤超標量技術的進展和產業動態，建議關注以下指標：

• 微架構釋出：每年的Hot Chips、ISSCC、Intel Architecture Day、AMD Tech Day、Arm DevSummit等會議上，廠商通常會揭示下一代核心的發射寬度、ROB大小、快取層級改進等。真實效能留待第三方測試。
• 基準測試成績：SPEC CPU2017/SPEC CPU_INT_RATE（伺服器）、Geekbench 5/6（移動與桌面）、Cinebench 2024（渲染）是衡量單核和多核效能的通用標尺。AnandTech、Phoronix、Hardware Unboxed等媒體的專業評測具有參考價值。
• 晶片級分析：Chips and Cheese、WikiChip等深度微架構分析，會從特殊暫存器讀寫、指令延遲、預測器測試等角度反推微結構引數，從而驗證或質疑廠商的宣傳。
• 晶片面積與電晶體密度：TechInsights、IC Knowledge的製程拆解報告，標明核心面積、SRAM比例，可以估算生產成本和技術競爭力。
• 代工廠工藝路線：台積電、三星、Intel的工藝節點演進（N3E、Intel 18A等）直接決定了超標量核的頻率上限和功耗包絡。關注其產能規劃及缺陷密度改善報告。
• 安全公告：CVE列表中出現與“Speculative Execution”、“Branch Prediction”等相關的漏洞條目，揭示新發現的設計風險和對策成本。
• 出貨量與份額資料：Mercury Research（x86）、Counterpoint（手機AP）、IDC/Gartner（PC/伺服器出貨）等機構每季度釋出的報告，反映終端市場對高效能超標量晶片的需求變化。
• IP授權動態：ARM年度財報（版稅和授權營收）、RISC‑V基金會新增成員與新立案重大產品，體現生態系統演進。

15 信源

• 學術會議與期刊：ISCA、MICRO、HPCA、IEEE Micro上釋出的最新技術論文，是理解超標量創新的一手素材。
• 廠商技術文件：Intel/AMD的最佳化參考手冊、ARM的Core Technical Reference Manual、Apple的專利和Platform Initialization文件。
• 行業分析機構：Mercury Research、Counterpoint Technology Market Research、IDC、Gartner、IC Insights（現TechInsights）、IPnest。
• 技術與評測媒體：AnandTech、Chips and Cheese、WikiChip、Semianalysis、Phoronix、Tom‘s Hardware、The Register。
• 公司公開揭露：Intel、AMD、Apple、Arm、Qualcomm等公司的10‑K/年報、季度財報電話會議記錄、新聞稿。
• 安全研究：Google Project Zero、國內外大學系統安全實驗室釋出的推測執行攻擊相關論文（如Spectre/Meltdown衍生版本）。

以上信源綜合構成判斷超標量技術演進和產業影響的可靠資訊基礎，建議在引用具體資料時始終核對最初出處和釋出年份，避免跨年對比失真。