Tape-out

3 秒看懂

Tape-out（流片）是晶片設計流程的終點：設計團隊將完整版圖資料發交晶圓廠，開始製造光掩膜並試產的第一批晶片。它是從“設計圖”到“物理晶圓”的最終交接動作，也是整個專案風險最高、投入最大的單次決策點。

3 分鐘產業解釋

在晶片設計長達數月甚至數年的週期裡，前端負責邏輯功能（RTL），後端負責物理實現（版面配置佈線）。所有物理版圖驗證——設計規則檢查（DRC）、電路與版圖一致性檢查（LVS）、時序收斂（Timing Sign-off）——全部通過後，設計方將版圖檔案（通常是GDSII或OASIS格式）正式交付晶圓廠，這個動作就叫Tape-out。

這一動作意味著：

• 設計凍結：後期若再改版需重新投片，成本極高。任何邏輯變更都意味著新的Tape-out週期。
• 掩膜製造啟動：晶圓廠開始製作光掩膜（Mask），在先進工藝（如7nm及以下）中，一套全掩膜成本可達數百萬乃至上千萬美元。
• 等待回片：約數月後，首批工程樣片（Engineering Samples）從晶圓廠返回，設計團隊開始進行物理驗證，俗稱“回片”。

Tape-out 不僅是技術交付，更是商業決策：它代表研發團隊對設計可製造性的最終信心，也意味著數千萬甚至數億美元的研發費用被一次性“壓注”。因此業內常說：“Tape-out 就像是把火箭發射出去——在此之前你可以反覆檢查，但點火之後就無法挽回。”

技術原理

核心流程：從版圖到晶圓

Tape-out的核心任務是將設計資料完整、準確地交付給製造端。其工程鏈路可以概括為：物理設計完成 → Sign-off驗證 → 版圖資料轉換 → 掩膜製造 → 晶圓光刻。

具體資料流為：設計團隊（Fabless）將版圖檔案（GDSII/OASIS）通過網路上傳至晶圓廠（Foundry）。晶圓廠首先進行設計規則檢查（DRC）、可製造性設計（DFM）等一系列審查，確認符合其工藝規格。隨後，資料被送往掩膜車間（Mask Shop），利用電子束或雷射將版圖圖形寫到掩膜版上。最終，掩膜版被送入光刻機，用於在矽晶圓上刻蝕出實際電路。

為什麼叫“Tape-out”

1970年代，積體電路版圖資料物理儲存在9-track磁帶上。工程師完成設計後，會抱著磁帶送到晶圓廠，這個過程因而得名“Tape-out”。此後儲存介質演變為盒式帶、磁碟，如今則通過專線網路或雲端平台直接上傳，但這個歷史術語被保留了下來，象徵著設計階段的結束。

關鍵資料格式

• GDSII：二進位制流格式，描述各圖層的多邊形、路徑、例項引用，是業界事實標準，幾乎所有Foundry都支援。
• OASIS：壓縮率更高的開放格式，主要用於28nm及以下先進工藝的複雜版圖，能顯著減少檔案大小50%以上，縮短傳輸和處理時間。

光罩製造的核心技術

• MDP (Mask Data Preparation)：版圖資料在寫入掩膜前的“格式化”步驟，包括將設計圖形分割成寫入機可識別的矩形和梯形。
• OPC (光學鄰近校正)：由於光的衍射效應，光刻後的實際圖形會與設計圖形產生偏差。OPC通過在版圖圖形上新增預設的畸變（如襯線、錘頭）來補償這種偏差，確保矽片上的成像符合設計意圖。此步驟由Foundry在接收GDSII後執行。
• 多重圖案化：在先進工藝（FinFET及以下）中，單次曝光已無法滿足最小線寬要求，需要將一層版圖拆分到兩張或多張掩膜上，進行多次曝光和刻蝕，這極大地增加了掩膜成本和製造週期。

流片失敗後的救贖路徑

• 金屬改版（Metal Spin）：如果回片測試發現的缺陷僅限於金屬互連層的邏輯錯誤或時序問題，可以僅修改受影響的那幾層金屬掩膜。這相當於一次部分Tape-out，成本約為全新全掩膜的10%-30%，週期縮短約1-2個月。
• 全層重製（Full-layer Redesign）：若bug涉及底層電晶體或基礎IP，則必須修改所有相關圖層，基本等同於一次全新的Tape-out，成本和時間代價最高。
• 聚焦離子束（FIB）：在實驗室環境下，使用聚焦離子束對晶片的特定金屬連線進行物理切斷或沉積新的連線，用於臨時性的功能除錯和bug修復驗證，但這僅是樣片階段的除錯手段，不可用於量產。

關鍵引數

評估一次Tape-out活動的成本和效率，通常關注以下核心指標：

• 一次性工程費用（NRE） 指從設計資料交付到拿到首批工程樣片期間所發生的所有非重複性費用。核心構成包括：全掩膜套組製造成本、MPW班次費用、工程批次的晶圓工藝費用。先進工藝的NRE是成熟製程的數十倍，直接決定了晶片設計賽道的准入門檻。根據產業調查機構IBS 2023年的估算，7nm晶片的NRE投入約2.23億美元，5nm約3.5億美元，3nm則可能攀升至5.8億美元以上。

• Tape-out 週期（Tape-out Cycle Time） 從專案啟動到最終提交版圖檔案（GDSII Release）的總時長。這是衡量設計團隊效率、專案管理能力以及EDA工具鏈成熟度的核心效率指標。根據SemiEngineering在2024年的專題報告，一款中大型先進工藝SoC的研發週期通常需要18-36個月，其中後端物理設計與驗證就佔據6-12個月。

• 首次流片成功率 無需任何金屬改版（Metal Fix）或全層重製（Re-spin），首次Tape-out即滿足全部功能、效能和功耗指標，可直接匯入量產的晶片比例。這是一個高度敏感的非公開內部指標。根據行業分析機構 IBS 2023年報告，先進SoC（7nm及以下）的首次成功率約在55%-70%之間，遠低於成熟工藝節點的85%以上，顯示了極高的驗證難度。

• DRC 違規數 Tape-out前籤核（Sign-off）時必須清零的關鍵指標。設計規則檢查（DRC）覆蓋了Foundry工藝規則手冊中的數萬條物理約束。任何一條殘餘違規都可能導致該區域晶片功能異常或良率災難性損失，是流片前最後的“紅燈”。

• 時序收斂覆蓋率 要求在Foundry規定的所有PVT（工藝、電壓、溫度）工藝角（Corners）下，靜態時序分析（STA）中的建立時間（Setup）和保持時間（Hold）餘量均為正值（無違例）。通常要求覆蓋率100%。

• 重流片次數 衡量設計成熟度、驗證方法論有效性和團隊經驗的最直接滯後指標。一次重流片意味著增加數月研發週期和數百萬至數千萬美元的額外NRE，對產品上市視窗期的打擊可能是致命的。

技術路線

主流工藝節點的演進帶來了Tape-out範式的徹底改變。以下是定性對比：

對比維度	成熟製程 (28nm 及以上)	先進製程 (7nm 及以下)
掩膜層數	約 30-50 層	約 60-100 層，多重圖案化（SADP/SAQP）導致層數倍增
設計規則複雜度	相對寬鬆，DFM規則條目數千條，檢查時間以數小時計	極度嚴苛，規則條目數萬至十幾萬條，包含顏色分配、密度階梯等，籤核檢查以天計
單次Tape-out NRE	數百萬至一千萬美元級別 (TSMC、UMC 2023年公開報價推算)	數千萬至上億美元級別，Intel 揭露其18A工藝開發總投入已計入數十億美元量級
Sign-off關注點	時序、功耗、面積 (PPA) 最佳化為主	在上述基礎上，增加：IR-drop與電源完整性、訊號完整性與串擾、熱分佈、物理效應（老化、自熱）多物理場耦合建模
回片改版靈活性	Metal Fix 成本與週期可控	Metal Fix 成本高昂，若涉及底層電晶體或Fin結構失效則必須全層重製，損失極大
主流交付模式	MPW共享掩膜極普遍，適合中小批次	全掩膜為主，僅頭部客戶有MPW選項，Chiplet化使多套版圖並行Tape-out成為新範式

上游

Tape-out的直接上游是支撐其設計實現與驗證的完整工具鏈、智慧財產權和設計服務生態。

• EDA 工具與籤核平台：Tape-out依賴一套完整的電子設計自動化（EDA）軟體。主要供應商為Synopsys（美，Fusion Compiler, IC Validator/StarRC）、Cadence（美，Innovus, Virtuoso, Pegasus/Quantus）和Siemens EDA（美，Calibre nmDRC/nmLVS）。它們提供從物理實現到籤核的全套軟體授權（License），其營收的確認節點與客戶專案流片節奏高度相關。
• IP 核提供商：Arm（英，CPU/GPU核心與子系統）、Synopsys（美，介面與儲存器IP）、Cadence（美，介面與模擬IP）、芯原股份（中，一站式晶片定製與IP）等，提供經過矽驗證（Silicon Proven）的硬核或軟核IP。硬核IP的版圖直接嵌入客戶GDSII交付，是Tape-out包的一部分，必須與Foundry工藝嚴格匹配。
• 設計服務公司：創意電子（GUC，臺）、世芯電子（Alchip，臺，截至2024年Q3公開財報，來自北美AI晶片客戶的7nm及以下設計服務營收佔比超80%）、芯原股份（中）等。它們承擔從RTL到Tape-out的“交鑰匙”工程，是眾多缺乏全棧物理設計能力的系統公司和AI晶片初創公司背後的關鍵執行者。

下游

Tape-out的直接下游是接收版圖資料並進行物理製造的環節，以及後續的封裝與測試驗證。

• 晶圓代工廠（Foundry）：是接收Tape-out並負責製造的核心。台積電（TSMC，臺）、三星電子（Samsung，韓）、中芯國際（SMIC，中）、聯華電子（UMC，臺）、格芯（GlobalFoundries，美）為主要玩家。Foundry負責內部或外包的掩膜製造、晶圓試產，並向客戶返回工程樣品。
• 掩膜製造廠（Mask Shop）：多數頭部Foundry（TSMC/Intel/Samsung）擁有內部掩膜廠以實現技術閉環，獨立第三方如Toppan（日）、Photronics（美）亦有重要市場份額，尤其服務於成熟製程和二線Foundry。
• 封裝與測試服務（OSAT）：日月光（ASE，臺）、安靠（Amkor，美）、長電科技（中）等在Tape-out後獲取首批工程樣片進行封裝設計和測試程式開發，完成晶片級的訊號與功能驗證。

受益公司追蹤

在Tape-out這一環節中，核心受益方的業務模式直接與流片頻次、工藝節點複雜度以及客戶設計規模掛鉤。以下是主要玩家的對比：

公司 (程式碼)	產業鏈角色	與 Tape-out 的關聯邏輯	最新財報/事件相關點 (截至2024/25年)
台積電 (TSM)	晶圓代工廠	NRE營收直接由先進工藝與特色工藝的Tape-out數量驅動，鎖定未來批次產能。	2024年Q3法說會：得益於3nm/5nm需求，先進服務營收佔比達69%。
Synopsys (SNPS)	EDA 工具商	每一顆IC的Tape-out都需採購、消耗其籤核軟體License。IP版稅隨晶片量產出貨。	2024財年Q3: 營收年增率增長13%，其中EDA軟體與IP的五年長期訂單 (BSOBB) 積壓達79億美元。
Cadence (CDNS)	EDA 工具商	其數字全流程 (Innovus/Quantus) 和模擬/混合訊號平台是Tape-out的核心工具。	2024年Q3: 營收12.15億美元，年增率增長約19%，公司上調全年展望。
世芯-KY (3661.TW)	設計服務	直接交付GDSII，其專案營收的里程碑節點與客戶Tape-out繫結。AI ASIC是其核心驅動力。	公告：2024年累計1-10月營收為新臺幣412.64億元, 年增72.7%；明確指出來自北美客戶的7nm/5nm AI ASIC需求強勁。
Arm (ARM)	IP 提供商	每顆使用其CPU/GPU IP的SoC在Tape-out前後需支付許可費，成功後按晶片出貨收取版稅。	FY25 Q2 (截至2024.9.30): 許可費營收年增率增長14.5%，版稅營收年增率增23%。
中芯國際 (688981.SH)	晶圓代工廠	本土化成熟工藝與特色工藝Tape-out量的增長是其NRE和未來產能利用率的先行指標。	2024年Q3: 營收21.7億美元，年增率增長32.5%，產能利用率升至90.4%，指出成熟節點需求復甦。

市場規模

從財務視角看，Tape-out相關的NRE、EDA和設計服務構成了一個數百億美元的產業。

• 晶片設計總費用：根據IBS 2023年的統計與預測，全球半導體研發支出（含NRE、IP、EDA、人力等）在2023年達到約860億美元，並預計在2025年超過1000億美元。Tape-out所代表的NRE單項投入，正從可負擔的“啟動成本”轉變為決定賽道參與資格的“戰略壁壘”。
• NRE構成變化：在先進工藝節點，掩膜成本飆升是NRE增長的主因。公開資料顯示，7nm一套全掩膜約700-800萬美元，5nm約1100-1200萬美元，而3nm及以下工藝，疊加更復雜的OPC和多物理場驗證，單次NRE動輒上億美元量級。這部分費用直接計入代工廠的“其他製造服務”或技術服務營收中。
• MPW市場規模：多專案晶圓（MPW）服務降低了單次流片門檻。據Yole Intelligence 2023年報告，MPW市場在2023年約為12億美元，雖體量遠小於全掩膜，但它是中小企業創新和產品驗證的“源頭活水”，預計未來五年複合年增長率（CAGR）約為7-9%。
• EDA/IP市場關聯：Synopsys 2024年Q3的財報電話會提及，公司在籤核平台上的軟體授權營收，與全球Top 50半導體公司的流片計劃呈高度正相關。Cadence在2024年Q2的表述也印證了這一點：在人工智慧驅動的2.5D/3D-IC多芯粒設計中，一次完整的系統級Tape-out需要的EDA工具組合與驗算量指數級增長，直接推高了其系統設計與分析產品線的營收。

風險

Tape-out是研發到量產之間的“死亡峽谷”，集中了技術、商業與地緣政治三重風險。

• 重流片（Re-spin）風險：這是最核心的技術風險。一次功能性、效能或功耗目標的失敗，會導致2-4個月的額外研發週期和數百萬至數千萬美元的額外NRE。多次重流片將直接耗盡專案預算，使產品錯失市場視窗。EDA模擬永遠無法100%復現矽片上的真實物理效應。
• 工藝平台遷移與良率爬坡風險：即使設計自身“乾淨”，若Foundry的目標工藝窗口出現偏移、量產良率爬坡不及預期（特別在新工藝匯入期），晶片的引數規格和成本目標仍可能無法達成。這是設計公司自身無法控制的系統性風險。
• 供應鏈中斷與地緣政治風險：高階先進工藝的Tape-out渠道高度集中於台積電與三星。對於部分國家/地區的設計公司，可能面臨流片被拒絕或技術授權受限的風險。這迫使相關企業轉向本土替代方案，但將面臨工藝成熟度、產能及完整工具鏈的重新驗證挑戰。
• 財務與機會成本風險：NRE的飆升使每一次Tape-out都成為公司級賭博。根據IBS 2023年報告，如果7nm及以下工藝的晶片因市場錯判而失敗，其造成的直接NRE損失加上研發工時成本，可能消耗一家中型IC設計公司全年營收的20%甚至更多。
• 資訊安全風險：GDSII檔案包含了晶片的完整物理架構，是最高級別的商業機密。在傳輸、儲存於Foundry側時，面臨網路攻擊或內部洩露的風險。全流程加密和資料隔離是必選項。

誤讀糾偏

誤讀1：Tape-out成功等於晶片成功。 糾偏：Tape-out僅代表設計資料交付並通過了Foundry的物理製造規則檢查（DRC via），不代表晶片邏輯功能正確，更不代表性能、功耗達標。真正成功的標誌是回片後，工程樣品通過所有功能測試和系統級驗證，並達到量產良率目標。Tape-out只是通過了“語法檢查”，而非“考試滿分”。

誤讀2：Tape-out之後就不能再改設計。 糾偏：可以改，但代價極大。通過金屬改版（Metal Spin），可以修改金屬互連層的錯誤，這仍是一次新的部分Tape-out。在極端驗證場景下，實驗室級聚焦離子束（FIB）也可臨時在樣片上進行切割和連線以驗證修改方案。然而，這些改正措施都無法回溯性地修改一次已完成的、完整的首次Tape-out。

誤讀3：先進工藝的Tape-out總是優於成熟工藝。 糾偏：並非如此。成熟工藝（如28nm、40nm及特色工藝BCD等）在物聯網、汽車電子、功率管理等領域具有價效比高、穩定性強、IP豐富且容易流片的優勢。選擇哪種工藝Tape-out，取決於產品對效能、功耗、成本和整合度的綜合權衡，而非單純追求最先進節點。一個穩健的PMIC（電源管理晶片）用180nm BCD工藝流片，遠比在3nm上硬堆一個類比電路更合理。

最新事件

• AI大型模型驅動新一代ASIC Tape-out潮：2024年，以微軟Maia 100、亞馬遜Trainium2、GoogleTPU v5p為代表的AI訓練/推論ASIC，在臺積電5nm/3nm節點集中Tape-out。這些設計將先進封裝（CoWoS）與HBM進行聯合籤核，使單次系統級Tape-out的驗證複雜度達到歷史峰值。世芯-KY、創意電子等設計服務公司因此連續兩個財年（2023-2024）維持高速增長。
• Chiplet與UCIe標準推動跨工藝Tape-out：2024年，AMD、Intel等持續推動基於UCIe（通用小晶片互連）標準的Chiplet設計。這使一個大型SoC被拆分為多個在不同工藝節點（如CPU用5nm，I/O Die用12nm）下並行Tape-out的Chiplet，其“版圖交付”的內涵已從單一檔案演變為“一套組合包”，極大增加了專案管理和多晶片協同驗證的複雜性。
• 本土EDA生態在成熟節點流片驗證中加速迭代：據中國半導體行業協會資料，2024年上半年，以華大九天、概倫電子等為代表的國產EDA工具，在28nm及以上成熟製程的全流程設計平台中，支援的客戶Tape-out專案數量年增率增長顯著（公開資料未見精確數字）。這在國產化需求下，為其提供了關鍵的實戰迭代機會。
• 台積電2nm（N2）工藝技術文件釋出，行業啟動早期合作：2024年下半年，台積電開始向頂級客戶傳送N2工藝設計套件（PDK）0.5版本，並宣佈首個2nm技術下的測試晶片已成功Tape-out並展示。這標誌著繼3nm後，新一輪的工藝軍備競賽正式進入設計驗證階段，單次流片NRE的籌資競賽已經開始。

追蹤指標

要持續監控Tape-out相關的產業景氣度，以下為高訊號價值的可驗證指標：

• 台積電、三星、中芯國際季度法說會：密切關注其“NRE/技術服務營收”的季度變化及“先進製程營收佔比”，這是流片活躍度的直接財務體現。
• Synopsys、Cadence季度財報：關注其EDA業務的“積壓訂單（Backlog）”和“非通用會計準則運營獲利率”。積壓訂單的季增率增長預示了未來12-18個月的密集流片活動。
• 設計服務公司月度營收公告：世芯-KY、創意電子的月度營收具有極高的領先指標意義。其營收確認進度直接掛鉤於客戶專案從Tape-out到量產的里程碑。
• MPW班次滿載率：主要Foundry的MPW Center（如台積電CyberShuttle、廈門積體電路設計公共服務平台）公佈的班次排期表和滿載率，反映了大量的中小設計企業創新活動指數。
• IP核供應商的許可營收：Arm、芯原股份的季度許可（License）費營收，其增長代表新增了多少晶片設計專案進入Tape-out前的關鍵階段。
• 協會與行業報告：追蹤SIA（美）、Semi（全球半導體裝置與材料協會）、臺灣工研院IEK等釋出的全球半導體研發支出年度報告，驗證行業總費用的增長預期。

信源

• [IBS (International Business Strategies): 全球半導體研發支出與NRE成本年度報告, 2023.]
• [SemiEngineering: “What is Tapeout?” 基礎定義與專家流程拆解專題.]
• [Synopsys 2024財年Q3財報電話會議紀要及技術白皮書《Sign-off in the Age of AI Chips》.]
• [Cadence 2024年Q2、Q3季度公開財報，及關於2.5D/3D-IC設計流程的白皮書.]
• [Arm Holdings FY25 Q2 (截至2024.9.30) 投資者報告，聚焦許可費與版稅營收.]
• [世芯電子 (3661.TW) 2024年1-10月每月營收公告，及前次法說會對北美AI ASIC業務的展望.]
• [中芯國際 (688981.SH) 2024年第三季度業績公告，產能利用率與下游應用分類.]
• [Yole Intelligence: “Multi-Project Wafer Services” 市場分析報告, 2023.]
• [台積電2024年Q3法說會：關於N2工藝里程碑、N3/N5產能及先進服務營收的揭露.]
• [IEEE Spectrum: 先進掩膜製造、多重圖案化與計算光刻挑戰的系列技術文章.]
• [《晶片戰爭》 (Chris Miller) 產業史著作，關於設計製造銜接的歷史演變章節.]