Tiling
3 秒看懂
Tiling（分塊/分片）是編譯器與手工最佳化中的核心技術，它將深度學習裡動輒數千維的張量計算切割成大量尺寸精巧、能完整塞進快取記憶體（如 GPU 共享記憶體、L1/L2 cache）的小塊。這讓資料在昂貴的片上儲存器中被反覆複用，使算力瓶頸從記憶體頻寬轉向計算單元，從而大幅壓縮延遲、降低功耗。
3 分鐘產業解釋
在 AI 訓練與推論叢集中，Tiling 已深度固化到主流編譯器（XLA、TVM、MLIR、Triton）的自動排程與程式碼生成階段。它決定卷積、矩陣乘、注意力等運算元如何在 Tensor Core、脈動陣列上被“切塊”，直接控制單位時間能喂入計算核心的資料量。若分塊引數不合理，片上儲存就會“餓死”執行單元，使昂貴的高頻寬記憶體（HBM）淪為瓶頸。業界評估 Tiling 質量的兩個核心標尺是：算術強度（Arithmetic Intensity） 和 達到峰值算力的比例。NVIDIA 的 cuDNN、TensorRT 等閉源庫，已預先為各代架構（Volta、Ampere、Hopper、Blackwell）內建了高度精煉的 Tiling 策略；而在自定義運算元或新興模型（如 MoE、變長序列）中，編譯器自動 Tiling 搜尋（TVM 的 AutoTVM/Ansor、Triton 的啟發式分塊）成為關鍵競爭力。近年來，Tiling 與 IO 感知演算法的結合更催生了 FlashAttention 這類變革性工作，證明分塊最佳化有能力重塑大型模型的存算邊界。
技術原理
為什麼需要 Tiling：記憶體牆與 Roofline 模型
現代 AI 加速器的計算能力增速遠超記憶體頻寬增速。以 NVIDIA H100 SXM5 為例，其 FP16 Tensor Core 峰值算力約 989 TFLOPS，HBM3 頻寬為 3.35 TB/s。（來源：NVIDIA H100 資料手冊，2022）若每個浮點操作需從 HBM 讀取 2 位元組資料，理論上最大可達算力會被頻寬限制在約 1.6 TFLOPS。只有讓資料在片上快取中被反覆使用，提高算術強度（FLOPS/Byte），才能跨越 Roofline 模型的拐點，真正觸達計算瓶頸。Tiling 就是提升算術強度的核心手段。
基本 Tiling 模型
以矩陣乘法 C_{m \times n} = A_{m \times k} \times B_{k \times n} 為例。若直接計算，每個元素都需要從 HBM 讀取 A 的一行與 B 的一列，資料複用率低。將 m、n、k 分別切分為 m_{text(tile)}、n_{text(tile)}、k_{text(tile)} 後，塊內所需的資料可完整駐留在片上共享記憶體。沿 k 維度逐次累加時，A 與 B 的子塊被反覆複用，全域性記憶體訪問量驟降。算術強度與塊大小正相關，當強度超過硬體平衡點，效能便由計算吞吐決定。
分層 Tiling 與 GPU 記憶體系統
GPU 的記憶體層次（全域性記憶體 → L2 → L1/共享記憶體 → 暫存器）要求進行多級 Tiling。
- Thread Block Tile：將輸出矩陣切分為多個執行緒塊，每個塊協作載入 A、B 的 Tile 到共享記憶體。
- Warp Tile：執行緒塊內以 32 執行緒的 Warp 為單位，從共享記憶體載入更細粒度的子塊到暫存器。
- 暫存器 Tile / 向量化：每個執行緒在暫存器內對極小尺寸的 Tile 進行累加，配合向量化指令（如
mma.sync.aligned系列）排程至 Tensor Core。
這樣形成三級分塊，每級匹配特定硬體資源容量與頻寬，實現資料區域性性最大化。為掩蓋訪存延遲，常常採用雙緩衝或 NVIDIA Hopper 架構引入的 TMA（Tensor Memory Accelerator）非同步複製，將資料搬運與計算重疊。
與融合、迴圈重排的協同
現代編譯棧（如 XLA）在做運算元融合後形成巨型 kernel，Tiling 必須在融合邊界內統一規劃所有運算元的訪存模式。例如將卷積→BatchNorm→ReLU 融合，需要設計不規則的 Tile 形狀，使中間計算結果直接在暫存器/共享記憶體中傳遞。迴圈重排（Reorder）也會改變分塊維度順序，與 Tiling 協同以最大化向量化寬度。
自動 Tiling 的數學架構：多面體模型
多面體模型（Polyhedral Model）將迴圈巢狀表示為迭代空間內的多面體，把 Tiling、Loop Interchange、Skewing 等變換形式化為在多面體上的仿射排程變換。像 ISL 這樣的庫提供了對整數集的運算，編譯器可用整數線性規劃在預定義的硬體成本模型上搜索近似最優的塊大小與排程。但該模型對動態形狀、非仿射訪存支援有限，因此近年興起的排程語言（如 Triton）採用了更務實的基於塊程式設計的顯式 Tiling 思路。
自動搜尋策略
- AutoTVM / Ansor：通過模板定義排程空間，用模擬退火、遺傳演算法或強化學習在真實硬體上迭代測量，尋找最佳分塊引數。
- Halide / TVM Compute & Schedule 分離：將演算法描述與 Tiling 排程解耦，允許搜尋器探索豐富的分塊、向量化、迴圈展開組合。
- Triton 塊程式設計：要求開發者顯式宣告分塊尺寸，編譯器在給定塊內進行區域性最佳化，大幅縮小搜尋空間。
關鍵引數
Tiling 的效能由多個存在張力關係的引數共同決定，任何單一維度的過度最佳化都會損害整體效能。
| 引數 | 含義與權衡 |
|---|---|
| Tile 尺寸 | 塊越大，資料複用越充分，算術強度越高，但佔用的共享記憶體/暫存器也越多，導致執行緒塊數量減少，降低佔用率（Occupancy），使 GPU 無法隱藏訪存與計算延遲。 |
| 分塊維度順序 | 在矩陣乘中，k 維分塊決定共享記憶體用量和全域性記憶體事務次數；m/n 維分塊影響執行緒塊與 Warp 級並行度。對卷積等非規整運算元，需綜合考慮輸入/濾波器/輸出三維的切分。 |
| Warp Tile 與暫存器大小 | 過大的 Warp Tile 導致暫存器溢位（Register Spilling）到 L1 快取或區域性記憶體，顯著降低訪存速度。典型平衡點是讓每個執行緒使用的暫存器數控制在 64~128 之間（視架構而定）。 |
| 雙緩衝深度 | 使用非同步複製指令（如 cp.async）時需排隊多個 Tile 的載入，雙緩衝深度決定可容忍的載入延遲與共享記憶體佔用。Hopper 架構的 TMA 單元進一步減少了暫存器壓力。 |
| 邊界處理策略 | 當維度無法被 Tile 大小整除，產生邊緣塊。可填充（padding）到對齊尺寸，或插入條件分支。填充引入額外計算和視訊記憶體佔用；條件分支易導致 Warp Divergence。 |
| L1/Shared Memory 配比 | 部分 GPU 支援可配置共享記憶體與 L1 快取大小（如 64KB+32KB），Tiling 策略需根據運算元的資料重用特性調整分配比例。 |
| 批次效應 | 在小 batch 推論時，M、N 維度較小，過度的分塊可能讓許多執行緒塊空洞，此時傾向使用流式策略較小 Tile 或融合 batch 維度的分塊。 |
上述數值無統一檢索資料，具體閾值取決於 GPU 架構與 CUDA Toolkit 版本。
技術路線
Tiling 技術路線按自動化程度和表達範式可劃分為四大類。其演進貫穿了 HPC 到 AI 的全週期。
1990‑2000 年代：迴圈分塊作為 CPU 快取最佳化的經典手段，多用於科學計算。 2010‑2016：GPU 興起，NVIDIA 手工調校 cuBLAS、cuDNN，針對特定矩陣形狀和 GPU 架構編寫高度彙編級 Tiling。CUTLASS 開源模板庫將手工最佳化模式抽象化。 2016‑2021：TVM、Halide 引入排程與演算法分離，AutoTVM 通過機器學習自動搜尋 Tiling 引數；XLA 使用啟發式與成本模型進行 Tiling；MLIR 的 Linalg 方言開始用層次化表示承載 Tiling 變換。 2022‑至今：以 FlashAttention 為代表的 IO 感知演算法將 Tiling 與重計算結合；Triton 語言推動塊級程式設計，簡化自定義 Tiling；MLIR 逐漸成為跨架構 Tiling 的統一中間表示；NVIDIA Hopper 的 TMA 專用硬體讓非同步 Tiling 成為庫標配。
| 路線 | 代表系統 | 最佳化質量 | 新硬體適配 | 表達通用性 | 優點 | 缺點 |
|---|---|---|---|---|---|---|
| 手工最佳化庫 | NVIDIA cuDNN, cuBLAS, Intel oneDNN | 極高，針對特定架構微調 | 需大量人力重寫 | 低，專用於特定運算元 | 極致效能 | 封閉、固化，難以覆蓋長尾運算元 |
| 模板化自動 Tiling | TVM AutoTVM, Halide Generator | 中高，依賴模板設計 | 需新增新排程模板 | 中等 | 半自動，較好的效能/擴充套件平衡 | 搜尋空間受模板限制 |
| 自適應搜尋式 Tiling | TVM Ansor, Tiramisu | 高，常超越模板手工 | 自動適配，依賴代價模型 | 較廣 | 搜尋空間大，發現非直覺分塊 | 搜尋時間長，對動態形狀支援有限 |
| 多面體編譯 Tiling | PlaidML（早期），Polygeist, MLIR Affine | 理論可達最優 | 需重新為硬體建模 | 極強，可表達任意仿射變換 | 數學嚴格，能保證合法變換 | 對非仿射、動態形狀支援弱，編譯時間長 |
| 塊程式設計 + 編譯最佳化 | Triton, OpenAI | 高，開發者控制塊大小 | 編譯器適配硬體特性 | 中高，以塊為基本單元 | 控制與自動結合，開發效率高於手寫 CUDA | 仍需人工設定分塊引數，編譯器最佳化不透明 |
資料來源：基於各專案文件與學術論文（TVM、Ansor、FlashAttention 等），無單一市場報告。
上游
Tiling 的上游技術要素包括：
- 硬體引數建模：必須精確獲取片上儲存容量、頻寬、延遲、每個 SM/Compute Unit 的最大執行緒數、暫存器檔案大小、向量化寬度、非同步複製引擎數量等。例如 NVIDIA 的
cudaDeviceGetAttribute介面提供引數，AMD 的 ROCm 也有對應查詢。編譯器以此建置代價模型。 - 中間表示（IR）設計：Tiling 變換需要 IR 能表達多級迴圈巢狀和緩衝區對映。MLIR 的 Linalg、Affine、SCF 方言提供了結構化表示，允許在 IR 級別標記 Tiling 屬性。
- 排程語言與編譯基礎設施：如 TVM 的 Tensor Expression 和 Schedule，Elevate，以及底層依賴 LLVM / NVPTX 後端。
- 自動調優前端：提供 Python API 或 DSL，允許使用者定義搜尋空間與測量回調，聯絡硬體進行自動分塊搜尋。
下游
Tiling 策略最終在執行時生效，下游涉及：
- 執行時系統與驅動：CUDA Runtime、Vulkan Compute、ROCm 等的 Kernel Launch 要根據 Tiling 確定的 Block / Grid 尺寸起執行緒，並分配共享記憶體、TMA 描述符。
- 推論引擎與自動部署工具：TensorRT、ONNX Runtime、OpenVINO 將預最佳化的 Tiling 引數固化到執行引擎中，針對不同 batch size 進行特化。
- 效能分析器：Nsight Compute、rocProf、DirectML 效能面板等工具直接展示 L1/共享記憶體命中率、全域性訪存事務數量、暫存器溢位次數，驗證 Tiling 效果，反饋調整引數。
- 自研 AI 晶片軟體棧：如 Graphcore 的 Poplar 編譯器、寒武紀的 BangLang，它們將 Tiling 與晶片內部資料流對映繫結，是差異化的關鍵。
受益公司
Tiling 能力直接構成以下公司的硬體或軟體護城河：
- NVIDIA：cuDNN、cuBLAS、CUTLASS 內建極致 Tiling，配套閉源工具鏈，是其 GPU 生態最核心競爭力之一。2023 年推出的 H100 與 2024 年的 B200，均通過 Nsight 等工具暴露 Tiling 細節。
- Google：XLA 編譯器針對 TPU v4/v5 定製 Tiling，用於內部訓練和推論（搜尋、翻譯、Gemini），並通過 JAX/TensorFlow 對外提供部分能力。
- Intel：oneDNN 庫為 CPU（Xeon）和 GPU（Arc、Ponte Vecchio）提供手工最佳化 Tiling；MLIR 方面積極推動通用 Tiling Pass，希望統一異構加速器。
- AMD：ROCm 生態中的 MIOpen 與 Composable Kernel 庫，結合 HIP，在 MI300X 等 Instinct 加速器上建置 Tiling 競爭力。
- 高通：Hexagon NPU 與 AI Engine 通過 QNN SDK 實現自定義 Tiling，影響行動端和汽車端 AI 推論效率。
- Apple：Core ML 與 ANE 編譯器對 Transformer 模型做精細 Tiling，在 M 系列晶片上平衡能效比。
- 華為：昇騰 CANN/TBE 提供自動 Tiling 工具，適配達芬奇架構，公開資料未見具體引數。
- 初創與開源商業化公司：
- OctoML（TVM 商業化）：為雲端廠商提供自動調優與 Tiling 最佳化服務。
- Modular：開發 Mojo 與 MAX 引擎，試圖通過統一的編譯層（含 Tiling）簡化 AI 部署，獲得多輪融資。
- SambaNova、Cerebras：晶圓級晶片需要編譯器將模型對映到海量計算單元，Tiling 與資料流路由一體化，是技術壁壘。
- Graphcore（未上市/被收購）：其 IPU 編譯器 Poplar 將 Tiling 與獨特的圖排程結合。
以上未提及任何買賣建議，僅展示技術關聯。
市場規模
Tiling 是編譯最佳化技術的一環，不形成獨立的核算單元。綜合多方報告：
- AI 軟體平台市場：據 Fortune Business Insights（2023 年 9 月），2022 年全球 AI 軟體平台市場規模約 550 億美元，但包含訓練架構、推論引擎、資料管理，Tiling 僅為其深嵌的元件。
- AI 編譯器賽道：公開資料未見針對 AI 編譯器或 Tiling 最佳化技術的獨立市場規模測算。部分諮詢機構將 TVM、XLA、Glow 等歸入“MLOps 工具鏈”細分賽道，預計 2023–2028 年複合增速約 40%（來源：P&S Intelligence 2024 年），但口徑未剔除非編譯器部分。
- 成本佔比視角：在雲端廠商和自研晶片企業的研發支出中，編譯器最佳化（含 Tiling 開發）通常作為軟體平台投入，無公開拆分。據 NVIDIA 2024 財年年報（截至 2024 年 1 月），研發費用 86 億美元，其中絕大多數用於硬體、CUDA 和 AI 庫，但並未單列 Tiling。
因此，直接關聯 Tiling 的量化市場資料公開資料未見，可認為其價值隱含在 AI 晶片、訓練/推論服務及編譯基礎設施的總市場中，隨模型複雜度和推論需求增長而同步攀升。
玩家對比
以實際落地能力與影響力為維度，主流 Tiling 技術持有者的特徵如下表所示。
| 玩家/專案 | 型別 | 最佳化方式 | 硬體覆蓋 | 開源 | 核心優勢 | 短板 |
|---|---|---|---|---|---|---|
| NVIDIA cuDNN + CUTLASS | 閉源庫+開源模板 | 手工精細化 + 自動搜尋（CUTLASS 3.x） | NVIDIA GPU 全系列 | CUTLASS 開源，cuDNN 閉源 | 效能極致，持續更新，與架構深度繫結 | 僅限 NVIDIA 生態，自定義運算元門檻高 |
| TVM / Ansor（Apache） | 開源編譯器 | 模板 + 自適應搜尋 | NVIDIA、AMD、Qualcomm、ARM CPU 等多種 | 是 | 硬體適配範圍廣，Ansor 搜得細 | 搜尋時間長，新硬體仍需人力設計算子表達 |
| Triton（OpenAI） | 開源 DSL + 編譯器 | 塊級顯式分塊 + 自動最佳化 | NVIDIA GPU（主要），AMD 支援中 | 是 | 開發效率高，接近手寫 CUDA 效能，社群活躍 | 需手動指定塊大小，對非 NVIDIA 硬體成熟度有限 |
| XLA（Google，主要閉源） | 編譯器 | 啟發式 + 成本模型 | TPU、NVIDIA GPU、CPU | 部分程式碼公開 | 大型模型訓練推論管道成熟，與 TF/JAX 整合 | 對第三方硬體支援依賴合作，自定義最佳化困難 |
| MLIR Linalg 等相關方言 | 開源編譯器架構 | 多層次 Tiling Pass + 多方參與 | 藉助下游編譯目標支援多硬體 | 是 | 表達通用，可綜合不同路線，業界聯盟化 | 端到端效能最佳化仍需要大量人力，尚在完善 |
| Intel oneDNN / DPC++ | 開源庫 + 編譯器 | 手工最佳化 + 基於 SYCL 的自動分塊 | Intel GPU、CPU、FPGA | 是 | CPU 側效能極佳，跨 Intel 硬體一體化 | 對非 Intel 硬體支援有限 |
| 華為 CANN / TBE | 自研閉源 | 自動分塊 + 模型適配 | 昇騰系列 | 否 | 針對達芬奇架構定製，內部模型效能高 | 生態封閉，公開資料較少 |
對比基於公開技術部落格、學術論文（如 OSDI’18 TVM，OSDI’20 Ansor, arXiv:2205.14135 FlashAttention）及各專案官方文件，未涉及商業機密。
風險
- 硬體迭代過快導致最佳化滯後：新架構（如 HBM3e、特殊資料流單元）出現後，手工/半自動 Tiling 需要數月才能產出匹配庫，成為新晶片推廣的短板。
- 自動搜尋時間成本高：Ansor 等對單個運算元進行完整搜尋需數小時乃至數天，與敏捷迭代、持續整合流程存在衝突，可能迫使團隊退化為手工或次優方案。
- 動態形狀與稀疏性挑戰：MoE、可變序列長度、稀疏注意力等場景導致張量維度在執行時變化，靜態編譯的 Tiling 難以覆蓋所有情況，動態分塊會引入額外指令開銷。
- 生態系統鎖定：閉源庫（如 cuDNN）的深度繫結使下游難以遷移至競爭對手硬體，形成事實標準壁壘，阻礙多樣化硬體創新。
- 跨平台通用 Tiling 的“死亡地帶”：MLIR 等跨層抽象雖然語義豐富，但在實際調整中容易出現效能斷崖——即變換後 Kernel 速度驟降，根因除錯困難，中小團隊難以駕馭。
- 人才稀缺：掌握上層 AI 架構和底層 PTX/彙編之間多層次 Tiling 的工程師極少，導致關鍵最佳化依賴頭部大廠或少數專家，制約行業發展。
誤讀糾偏
-
誤讀1：“Tiling 就是簡單的迴圈切分，編譯器自己就能做得很好。” 糾偏：在實際多維張量運算中，最優 Tile 大小、分塊順序及多級分配是極複雜的組合最佳化問題。手工最佳化的 cuDNN 為每種矩陣形狀和架構儲存了大量精細調優的彙編 Kernel；自動編譯搜尋在部分場景仍有 10%~20% 的效能差距，且搜尋過程漫長，遠未到“編譯器自己做就行”的水平。
-
誤讀2：“只要把計算全部搬到片上記憶體就算完成 Tiling。” 糾偏：Tiling 必須平衡佔用率與記憶體複用。若 Tile 過大導致每個 SM 能駐留的執行緒塊減少，Warp 排程器無法隱藏訪存延遲，整體吞吐反而可能下降。且暫存器和共享記憶體過度使用也會造成溢位，降低效能。Tiling 是多目標帕累托最佳化，不是簡單的“全搬上去”。
-
誤讀3：“FlashAttention 的成功完全歸於 Tiling。” 糾偏：FlashAttention 同時採用了 Tiling 與重計算（Recomputation）策略。Tiling 讓注意力計算分塊執行，避免了完整 QK^T 矩陣寫入 HBM；而重計算在反向傳播時重新計算部分中間值，進一步節省了全域性記憶體。兩者缺一不可，它是 IO-aware 演算法設計的範式勝利，並非單純 Tiling 技術的魔力。
-
誤讀4：“Tiling 僅對訓練重要，推論用不上。” 糾偏：大型模型推論的延遲高度依賴權重的預載入和啟用的複用。針對推論場景的特化 Tiling（如按 batch size 調優、權重量化後的分塊）能顯著提升 tokens per second 並降低功耗。TensorRT 等推論引擎的核心競爭力之一就是針對不同 batch 的 Tiling 配置最佳化。
最新事件
- 2024 年 7 月，FlashAttention-3 釋出：在 H100 上利用 TMA 與 Warp Group MMA 指令重新設計 Tiling，使 FP8 注意力速度比 FlashAttention-2 提升 1.5~2.0 倍，進一步驗證非同步 Tiling 在 Hopper 架構的潛力（來源：Tri Dao 等 arXiv 論文）。
- 2024 年 GTC，NVIDIA 宣佈 CUDA 12.4 中增強 TMA 支援：CUTLASS 3.x 正式整合 TMA 載入的 Tiling 模式，允許開發者在自定義 Kernel 中用少數 API 實現零複製分塊傳輸（來源：NVIDIA Developer Blog 2024）。
- 2023–2024，Triton 語言爆發式採納：PyTorch 2.0 引入 TorchInductor 後端，大量使用 Triton 進行運算元 Tiling 與程式碼生成；AMD 也宣佈推出面向 MI300 的 Triton 後端（來源：AMD GPUOpen 部落格，2023 年 10 月）。
- MLIR 生態系統成熟：Linalg 的 Tiling Pass 與 Vectorization 實現模組化，IREE 等專案展示了從 MLIR 到 CUDA/ROCm 的自動 Tiling 流程，被用於高通 Hexagon 和Apple Metal 的推論部署（來源：LLVM Dev Meeting 2023 演講）。
- SambaNova 推出 Samba-1 系統：以粗粒度可重構資料流架構，將 Tiling 與運算元對映編譯一體化，據公司 2023 年技術通報，某些大語言模型推論能效優於同期 GPU，但資料仍在第三方驗證中。
追蹤指標
若要持續評估 Tiling 策略的實際收益，可關注以下量化指標（均以特定硬體和 Benchmark 為基準）：
- 達成峰值算力佔比：Kernel 實際 TFLOPS / 硬體該精度理論峰值，目標 > 80%（公開資料未見統一閾值）。
- 算術強度：浮點運算次數 / 全域性記憶體訪問位元組數，通過 Nsight Compute 或 rocProf 獲取。
- L1/共享記憶體命中率：通常要求 ≥ 90% 的資料訪問來自片上，否則提示 Tiling 不當。
- 全域性記憶體事務數量與合併度：理想的 Tiling 應將訪問合併為 128 位元組對齊事務，未合併比率高說明分塊未對齊。
- Occupancy：活躍 warp 佔理論最大 warp 的比值，極限值隨架構而異，典型目標 50%~75%。
- 暫存器溢位次數：通過編譯器報告或 profiling 檢視 local memory 使用，理想為 0。
- 自動搜尋效率：達到收斂所需測量數量或時間（如 Ansor 搜尋 1000 個配置後的提升百分比）。
- 動態形狀效能方差：在不同 batch、序列長度下 Kernel 時間的標準差，反映 Tiling 魯棒性。
- 邊緣塊開銷佔比：填充或分支導致的額外週期佔 Kernel 總週期比例，通常希望 < 5%。
- 能效比：每瓦特 TFLOPS 或推論 tokens/Joule，雲端廠商和端側部署尤為看重。
信源
- FlashAttention: Fast and Memory-Efficient Exact Attention with IO-Awareness (Dao et al., NeurIPS 2022)
- FlashAttention-2: Faster Attention with Better Parallelism and Work Partitioning (Dao, 2023)
- FlashAttention-3: Fast and Accurate Attention with Asynchrony and Low-precision (Shah et al., 2024)
- TVM: An Automated End-to-End Optimizing Compiler for Deep Learning (Chen et al., OSDI 2018)
- Ansor: Generating High-Performance Tensor Programs for Deep Learning (Zheng et al., OSDI 2020)
- CUTLASS: NVIDIA CUDA Templates for Linear Algebra Subroutines (https://github.com/NVIDIA/cutlass)
- NVIDIA H100 白皮書 NVIDIA H100 Tensor Core GPU Architecture (2022)
- Triton: An Intermediate Language and Compiler for Tiled Neural Network Computations (Tillet et al., MAPS 2019)
- MLIR: MLIR: A Compiler Infrastructure for the End of Moore’s Law (Lattner & Pienaar et al., 2020)
- 行業報告: Fortune Business Insights, Artificial Intelligence Software Platform Market, 2023; P&S Intelligence, MLOps Market Overview, 2024 (關於 AI 編譯器部分僅作背景引用)
- NVIDIA Developer Blog: CUDA Toolkit 12.4 Released (2024)
- AMD GPUOpen: Announcing the Triton open source kernel language (2023 年 10 月) 注：本概念頁所有公司財務、市場份額、產能數字均標明來源與年份，未標註之處均為公開資料未見或基於學術論述的定性描述，不構成任何投資建議。