TSMC A16 (Angstrom-16) 製程技術節點

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台積電於 2024 年 4 月 24 日北美技術論壇首次公開 A16 製程技術節點，預計 2026 年下半年量產。A16 是全球首個宣佈採用背面供電網路（BSPDN, Backside Power Delivery Network） 並結合奈米片電晶體（Nanosheet） 的製程節點，標誌著台積電在邏輯微縮路線圖上正式跨入埃米（Angstrom）時代——A16 中的 “A” 即代表 Angstrom（1Å = 0.1nm），其電晶體特徵尺寸進入 1.6nm 級範疇。

A16 並非孤立的一代晶片工藝，而是台積電系統級代工能力在超先進製程上的集中體現：它將前端電晶體架構升級、中段互連最佳化、後端先進封裝方案，以及客戶定製化設計服務縫合為一條完整的“鏈—晶片—核”能力棧。對該節點的理解，必須脫離“幾奈米”的數字簡寫，轉向電晶體效能、供電效率、互連密度和熱管理可量產性之間的系統工程權衡。

3 分鐘產業解釋

在 AI、高效能運算（HPC）大算力需求爆發的背景下，台積電推出的 A16 製程旨在解決先進邏輯晶片面臨的三大瓶頸：電晶體密度提升放緩、晶片內部供電 IR-drop 惡化、以及持續微縮帶來的熱密度失控。A16 通過兩項核心架構決策回應上述問題：

1. 奈米片電晶體（Nanosheet）架構延續與最佳化：A16 沿用並改進自 N2（2nm 級）節點匯入的環繞柵極奈米片電晶體。相較於 FinFET，奈米片結構提供更優的柵極靜電控制能力，可在更低工作電壓下實現同等效能，並允許設計人員靈活調節片寬以最佳化不同電路模組的功耗與速度。
2. 超級電軌（Super Power Rail, SPR）背面供電：這是 A16 最具差異化的特徵。傳統晶片的電源線和訊號線均從矽片正面引出，供電線路經過多層金屬堆疊到達電晶體，路徑上的電阻造成顯著電壓降。A16 將專屬的電源金屬層（超級電軌）轉移到電晶體下方的矽片背面，通過奈米矽穿孔（nTSV）直接對電晶體供電，而正面金屬層專注於訊號互連。這一架構解耦（Power-Signal Decoupling）帶來三項直接收益：邏輯密度進一步提升 5%~10%、同功耗下速度提升 8%~10%、同速度下功耗降低 15%~20%（台積電 2024 年 4 月公開資料，基於 Arm 旗艦 CPU 核心的矽前模擬對比 N2P）。

從產業競爭格局觀察，A16 是台積電對三星（Samsung Foundry）和英特爾（Intel Foundry）在背面供電技術賽道上的一次明確回應——而台積電選擇的背面電源接觸方案（即通過 nTSV 直接從電晶體底部引出電源接觸孔）與其競爭對手的技術路徑存在結構性差異，這將在良率爬坡速度和實際功耗表現上產生不同影響。

台積電把 A16 定位為承接 N2/N2P 之後的“下一波超低功耗與高密度計算平台”，主要面向行動端旗艦 AP、HPC 資料中心 CPU/GPU/AI 加速器、以及特定網路 ASIC 等產品。其入場時點恰逢 AI 訓練與推論對系統能效提出更高要求，背面供電帶來的能效提升構成 A16 對終端客戶最直接的匯入動機。

技術原理

1. 從 FinFET 到奈米片：電晶體架構的演變邏輯

A16 的電晶體基礎是台積電在 N2 節點首次量產的奈米片環繞柵極電晶體（Nanosheet GAAFET）。與 FinFET 相比，奈米片電晶體的溝道被四個方向的柵極包裹，柵極靜電控制能力顯著增強，大幅抑制短溝道效應，使得在更短柵長下仍能維持足夠的開關電流比（I_on/I_off）。從器件物理角度，這直接轉化為兩項關鍵能力：

• 更低的工作電壓（V_dd）：同等效能下的動態功耗隨電壓平方下降，奈米片允許 SoC 在更低的電壓域工作，這正是 A16 能效優勢的底層來源。
• 可調節的片寬（Sheet Width/SW）設計：奈米片技術允許在同一晶片上使用不同寬度的奈米片，設計團隊可在延遲敏感邏輯單元使用寬片以提升驅動電流，在密度優先的 SRAM 或低活動率邏輯使用窄片以降低洩漏功耗，實現精細化的功耗-效能分割槽最佳化。

截至目前（2025 年 7 月），台積電公開資料顯示 A16 並未公佈是否引入互補場效應電晶體（CFET） 或 叉片式電晶體（Forksheet） 等更前沿架構，但其奈米片工藝將在 A16 節點繼續提升電晶體密度、降低接觸電阻並改善寄生引數，屬於台積電“奈米片平台”的成熟演進代際。

2. 背面供電網路（BSPDN）：超級電軌（SPR）

A16 的背面供電方案“超級電軌”（Super Power Rail, SPR）是該節點區別於所有前代工藝的核心技術錨點。其工程要義如下：

傳統正面供電架構下，從封裝基板到電晶體的電源路徑須穿越晶片正面的 10 餘層金屬互連，每一層通孔均引入電阻，累計的 IR 壓降（IR-drop）在先進節點愈發嚴重——導線截面積隨縮微迅速減小，電阻呈超線性增長。IR-drop 導致電晶體實際供電電壓低於設計目標值，晶片要麼降頻執行，要麼被迫抬高全域性電壓浪費功耗。

A16 將供電路徑重構為：

封裝凸點 → 矽片背面金屬層（超級電軌）→ 奈米矽穿孔（nTSV）→ 電晶體源極（Source）

其中，nTSV 是從晶圓背面垂直穿越有源區直達電晶體的微型導電通道，直徑在百奈米量級。由於背面金屬層可以做得足夠厚（遠厚於正面超薄金屬層），其單位長度的電阻極低，有效消除了從晶片邊緣到中心區域的電源分配網路壓降。背面供電對晶片設計的實質影響包括：

• 正面釋放出的金屬層空間專用於訊號連線：邏輯標準單元的佈線擁塞顯著緩解，可實現更高密度版面配置，這也是前述“邏輯密度提升 5%~10%”的主要來源。
• 電源軌與訊號軌物理隔離：供電噪聲對敏感訊號線的串擾大幅降低，有助於提升高速 SerDes、PLL 等模擬/混合訊號 IP 的訊號完整性。
• 熱傳導路徑重構：背面引入的金屬和介質層改變了晶片縱向熱阻分佈。這是 A16 量產過程中需解決的關鍵工程課題——高功耗密度電路的熱量需穿過器件層到達散熱解決方案（如 TIM/散熱蓋），背面供電結構不能成為新的熱瓶頸。

公開資料可見，三星在 SF2Z 節點亦規劃了背面供電，但其技術細節（如接觸方案、電壓域相容性）與台積電 SPR 方案存在路徑差異。英特爾在 20A 節點原規劃引入背面供電（PowerVia），後根據其代工路線圖調整到 Intel 18A 節點。因此，A16 的 SPR 量產時間將與英特爾 18A 的背面供電方案（2025 年 H2-2026 年 H1 量產）基本處於同一競爭視窗。

3. 互連與中介層縮放：系統級協同最佳化

除了電晶體和供電架構的變革，A16 在互連層採用了改良的銅互連與低介電常數介質材料，以降低導線電阻電容乘積（RC 延遲）。公開資料未明確 A16 是否引入如釕（Ru）、鉬（Mo）等替代金屬材料的量產方案，但台積電在北美技術論壇上勾勒的“互連縮放路線圖”顯示，A16 節點可能在區域性互連層試水先進金屬材料以延緩銅互連的“電阻危機”。

此外，A16 被台積電整合進其 3DFabric 先進封裝生態。邏輯晶圓通過 A16 製造完成後，可與基於其他製程（如 N4/N5 家族）的 HBM 基礎晶片、I/O 芯粒，在 CoWoS-L 或 CoWoS-R 中介層上進行異構整合。這種“前端製程+後端封裝”的協同設計（Design-Technology Co-Optimization, DTCO）是台積電“鏈—晶片—核”閉環的核心。

關鍵引數

以下關鍵引數均基於截至 2025 年 7 月 台積電官方公開揭露及公開行業分析，不代表產品級實測值。凡未獲得公開來源的可量化指標，均標註“公開資料未見”。

引數維度	A16 官方指標 / 行業估算	對比基準與備註
電晶體架構	奈米片環繞柵極（Nanosheet GAAFET）	延續並最佳化自 N2 節點
背面供電	超級電軌（Super Power Rail, SPR），通過 nTSV 背面直接供電	台積電首個引入 BSPDN 的量產節點
效能提升（同功耗）	速度提升 8%~10%（對比 N2P，基於 Arm 旗艦 CPU 核矽前模擬，台積電 2024 年 4 月）	終端晶片實際效能增益受電路設計、散熱方案約束，待產品實測
功耗降低（同速度）	功耗降低 15%~20%（對比 N2P，資料來源同上）	特定基準程式下的模擬值
邏輯密度提升	晶片密度提升 5%~10%（對比 N2P，台積電 2024 年 4 月）	主要受益於背面供電釋放的正面佈線資源
SRAM 單元尺寸	公開資料未見明確數字	N2 節點 SRAM 位單元面積為 0.0175 μm²（TechInsights 估算），A16 作為 N2 演進節點預計略有縮減或基本持平，具體待台積電進一步揭露
量產時間表	2026 年下半年（台積電 2024 年 4 月公開計劃）	以台積電先進製程歷史爬坡節奏，首批客戶產品實際出貨可能順延至 2027 年 H1；此節點尚無公開推遲資訊
製造成本（單晶圓）	公開資料未見台積電 A16 具體報價	據 TechInsights / IBS 等機構的行業模型估算，3nm 級（N3）單晶圓代工報價約 18,000–20,000 美元；考慮光罩層數增加、背面工藝複雜度及產能爬坡初期良率，A16 預計代工報價將顯著高於 N2 水平（行業普遍預期先進製程每代單晶圓成本漲幅 20%~35%），具體數字須待台積電正式報價
EUV 光罩層數	公開資料未見	N3 約為 25 層 EUV（AnandTech 與 TechInsights 拆解報告估算），A16 在 N2 基礎上增加背面供電相關光罩，EUV 層數預期增加 3~6 層，此為行業合理推測，未經官方證實
目標應用	HPC、AI 加速器、移動旗艦 SoC、網路 ASIC	台積電 2024 年技術論壇揭露的初始客戶匯入資訊

數字口徑說明：效能與功耗的百分比提升為台積電官方基於 Arm 旗艦 CPU 核心的矽前模擬對比資料，實際表現受客戶物理實現、電路設計選擇、工作點（電壓/頻率）設定及散熱方案等因素影響，最終產品級資料須以客戶晶片成功流片後的實測釋出為準。

技術路線與定位

台積電先進製程路線圖中的 A16 位置

A16 並非孤立的技術冒險，而是台積電“奈米片平台”的第二代規模化節點，處於以下路線圖的關鍵承接位置（按量產時間排序）：

• N2（2025 年下半年量產）：台積電首個奈米片節點，奠定 GAAFET 設計/製造/EDA 生態基礎，無背面供電。首波客戶以移動 AP 和 HPC 產品為主。
• N2P（預計 2026 年下半年量產）：N2 的效能增強版，最佳化奈米片電晶體效能和寄生引數，維持正面供電架構。
• A16（預計 2026 年下半年量產）：在 N2 奈米片基礎上引入超級電軌背面供電，作為台積電第一個埃米命名節點，與 N2P 形成同期並存的代工產品組合——N2P 面向更看重設計生態連續性的客戶，A16 面向急於引入背面供電帶來的密度與能效提升的前沿客戶。

在 A16 之後，台積電已公開提及更先進的 A14（1.4nm 級） 節點路線圖，但截至 2025 年 7 月，A14 的具體電晶體架構（是否引入 CFET 等）、供電方案和量產時程均尚未有官方細節揭露。

工藝遷移複雜度與客戶匯入路徑

A16 的背面供電帶來顯著物理設計變革。客戶若想從 N5/N4 或 N3 系列遷移至 A16，需要：

• 重新設計標準單元庫以適配背面電源軌（包括單元級 nTSV 連線規則）；
• 調整電源-訊號協同設計方法論（原先正面統一繞線的流程需切換到“背面電源網格 + 正面訊號網格”雙面設計環境）；
• 重新驗證熱管理方案（背面金屬堆疊的熱阻/熱容特性與歷史節點不同）。

因此，A16 的第一波客戶大機率是有能力進行深層次 DTCO 設計的大型晶片廠商（如頭部 Fabless、自研晶片的雲端服務商、旗艦移動 AP 廠商等），它們具備足夠的 EDA 支援資源、充裕的設計週期和巨大的出貨量來攤薄一次性工程費用（NRE）。而對於依賴標準第三方 IP 的中小設計公司，轉向 A16 的節奏可能明顯慢於 N2P 甚至更晚。

上游

A16 的上游供應鏈主要由半導體裝置、關鍵材料、EDA 與 IP 核三大板塊構成。背面供電和奈米片電晶體的組合對裝置和材料提出了一系列全新需求。

半導體裝置

光刻：A16 延續使用 ASML 的極紫外光刻（EUV）系統，預計以 TWINSCAN NXE:3800E 或更新型號為主力機型。隨著背面供電增加額外的光罩層，A16 單顆晶片所需 EUV 曝光次數上升，推高光刻成本佔比。高數值孔徑 EUV（High-NA EUV, NXE:5000 系列）在 A16 節點是否被區域性應用，公開資料未見官方確認；行業普遍預期 High-NA 量產匯入應在 A14 或更晚節點（Intel 18A 率先採用 High-NA EUV 試產，台積電官方對 High-NA 量產時間表表述謹慎）。

刻蝕與沉積：奈米片的內側牆（Inner Spacer）刻蝕、溝道釋放（Channel Release）、以及 nTSV 的深矽刻蝕和填充，對原子層刻蝕（ALE） 和原子層沉積（ALD）裝置的需求大幅提升。關鍵裝置商包括應用材料（Applied Materials）、科林研發半導體（Lam Research）、東京電子（TEL）。

晶圓鍵合與減薄：背面供電工藝要求在晶圓正面前段工藝完成後，將晶圓翻轉並與載體晶圓鍵合，然後對背面進行極端減薄（至數百奈米或更薄），再進行背面金屬層加工和 nTSV 連線。這一流程依賴高精度晶圓鍵合裝置（如 EV Group、Tokyo Electron 的晶圓鍵合平台）和可實現高均勻性矽減薄的背面研磨 / CMP 裝置（應用材料、荏原、DISCO 等）。

檢測與計量：背面工藝引入後，晶圓正反兩面的對準精度、nTSV 的缺陷檢測、埋層金屬完整性等對 e-beam 檢測、光學散射計量等裝置提出了新挑戰。KLA、應用材料、ASML（HMI 電子束線）是該領域主要供應商。

關鍵材料

• 矽片與 SOI：A16 預計使用 300mm 高平整度矽片，背面減薄工藝對矽片初始厚度均勻性和表面缺陷密度要求嚴格。SOI 晶圓是否在特定電路模組中引入，公開資料未見。
• 先進光刻膠：EUV 光刻膠的敏感度、線邊粗糙度（LER）和解析度需要進一步提升以支援更細間距的金屬層圖案化。JSR、信越化學、TOK、DuPont 等為主要供應商。
• 前驅體與特種氣體：原子層沉積和刻蝕環節使用的金屬前驅體（如鎢、釕、鉬前驅）和高選擇性刻蝕氣體需求增長。
• CMP 漿料與拋光墊：背面金屬、nTSV 填充金屬（可能為鎢、鈷或釕）以及矽減薄需要高度特化的 CMP 耗材。
• 低介電常數材料：正面互連層需要更低 k 值的介質材料以抑制 RC 延遲。公開資料未揭露 A16 在介質材料上的具體方案。

EDA 與 IP 核

A16 要求 EDA 工具支援雙面版面配置佈線、nTSV 規劃、背面電源網格綜合與熱感知分析。Synopsys（新思科技）、Cadence（益華電腦）、Siemens EDA 已在臺積電 2024 年北美技術論壇上宣佈與台積電在 A16 節點展開早期合作，陸續推出參考流程（Reference Flow）。IP 供應商（如 Arm、Synopsys IP、Cadence IP 等）將為 A16 開發適配背面供電的標準單元庫、儲存器編譯器和介面 IP。生態成熟度將直接影響 A16 的客戶匯入速度和產品廣度。

下游

A16 的下游需求一側可大致分為終端產品與應用場景、以及系統級整合與先進封裝兩個層次。終端需求的演進方向直接決定了 A16 的效能規格優先順序。

終端應用場景

1. 高階移動應用處理器（AP）：智慧手機旗艦 SoC 是先進製程最傳統的首發客戶。A16 在低電壓下的能效優勢（功耗降低 15%~20%，來源見前述）與移動裝置對續航的苛刻要求高度匹配。預計Apple、高通、聯發科等廠商將是評估匯入 A16 的主力陣營。但需要指出，截至 2025 年 7 月，尚無任何下游客戶公開確認將在 2026–2027 年產品週期中採用 A16 製程。
2. HPC 與 AI 加速器：大型模型訓練與推論、科學計算等領域對算力密度和能效比（TFLOPs/W）有著近乎線性的增長渴求。A16 晶片可利用背面供電降低 IR-drop 帶來的不均勻降頻問題，在全晶片規模保持更高的一致工作頻率。NVIDIA、AMD、Intel 以及自研晶片雲端廠商（AWS、Google、Microsoft、Meta）均屬可能的需求方。對於 AI 推論晶片，能效提升直接轉化為 TCO（總擁有成本）優勢，是驅動其採用超先進製程的關鍵採購動機。
3. 網路與專用 ASIC：高速交換器晶片、DPU、可程式設計網路處理器的資料通路對訊號完整性極為敏感。電源與訊號的背面—正面解耦有助於改善 SerDes 訊號質量，這使 A16 在高階網路 ASIC 領域具備一定的差異化吸引力。
4. 汽車與自動駕駛：高階駕駛輔助系統（ADAS）和自動駕駛域控晶片對功耗、可靠性及算力的要求綜合且苛刻。A16 能效優勢對車載晶片的散熱設計和續航影響具有正向意義，但汽車晶片的匯入週期長達 3–5 年，且功能安全認證複雜，A16 車載晶片大規模應用預計在 2029 年以後。

系統整合與先進封裝耦合

A16 的下游價值並不僅由單片邏輯晶圓定義。台積電 3DFabric 生態下，A16 邏輯晶片可與以下封裝方案深度耦合：

• CoWoS-L/CoWoS-R：HBM 堆疊（通常基於 N5/N4 等級的基礎晶片）通過矽中介層或 RDL 中介層與 A16 邏輯晶片進行 2.5D 整合，實現 TB/s 級的儲存頻寬。
• SoIC（系統整合晶片）：更緊密的 3D 堆疊方案，可將 SRAM、I/O 芯粒或射頻模組堆疊在 A16 邏輯晶片之上或之下，實現極高的互連密度和更短的物理距離。

背面供電的引入使得封裝級的供電分配網路（PDN）需要與晶圓背面的超級電軌協同設計，封裝基板、中介層中通孔位置和電流承載能力要與晶片背面供電網路配合，這對封裝設計、熱管理和電源完整性分析提出了新要求，也為具備前後道一體化能力的代工廠提供了更高的競爭壁壘。

受益公司

以下公司分類僅為基於其在產業鏈中客觀所處環節的角色梳理，不作為任何形式的投資建議或價值判斷。

晶圓代工廠

• 台積電：A16 的直接推出方和最核心受益主體。A16 鞏固其在超先進製程的技術領導地位，為其鎖定高效能運算、AI 和旗艦移動市場最高價值區間的客戶訂單。背面供電技術的率先量產（與競爭對手時間節點重合或領先）將直接影響台積電在 AI 算力爆發週期的議價能力與產能分配優先順序。

關鍵裝置供應商

• ASML：獨家的 EUV 光刻系統供應商。A16 EUV 層數增加將推升對 ASML 系統及服務的需求；未來若向 High-NA 演進，則進一步開啟單機價值量空間。
• 應用材料（Applied Materials）、科林研發半導體（Lam Research）、東京電子（TEL）：刻蝕、沉積、CMP、晶圓鍵合與背面工藝裝置的主要供應商，受益於 A16 的工藝步驟數量大幅增長和背面加工裝置新增需求。

EDA 與 IP 核心供應商

• Synopsys、Cadence：A16 雙面版面配置設計和工藝設計套件（PDK）的使能者。EDA 工具更新迭代以及與代工廠的深度認證關係構成其經常性營收來源和競爭壁壘。A16 的高設計複雜度進一步抬高了客戶對先進 EDA 工具的依賴度。

晶片設計公司（Fabless）與系統廠商

• Apple、高通、聯發科（移動 AP 領域），以及 NVIDIA、AMD、Intel、博通、Marvell（HPC/網路/AI 領域）——在 A16 節點具備設計能力和市場體量去承接其高昂 NRE 的專案，若成功匯入 A16 並推出產品，有望獲取效能與能效的代際優勢，從而鞏固其在各自終端市場的競爭地位。
• 自研晶片雲端廠商（如 AWS、Google、Microsoft）：它們對資料中心 TCO 高度敏感，A16 的能效優勢符合其採購大量算力時的總能耗最佳化訴求。

先進封裝與測試企業

• 台積電自身（先進封裝產能）、日月光投控（ASE）、安靠（Amkor），以及國內的長電科技、通富微電等 OSAT 企業——隨著 A16 邏輯晶片與 HBM 等晶片進行復雜異構整合，2.5D/3D 封裝產能和技術能力需求持續旺盛，但需強調 A16 晶片本身的封裝訂單結構與客戶外包策略高度相關，具體分配模式未公開。

提示：任何特定公司受 A16 節點的利好程度，還受到競爭格局、替代技術進展（如三星、英特爾的對應節點良率與客戶吸引力）、產能分配策略以及下游終端需求景氣度等多重變數的影響，不可僅憑“有望受益”籠統判斷。

市場規模（先進製程代工與相關市場）

以下資料來源於公開第三方半導體行業研究，均標明年份、口徑與來源，部分為估算範圍，並非台積電官方揭露數字。

邏輯代工市場總體規模：據 IC Insights（2024 年版 McClean Report） 估測，2024 年全球純晶圓代工市場規模約 1,120 億美元，其中 7nm 及以下先進製程營收佔比超過 55%，預計 2028 年達到約 1,700 億美元，先進製程佔比進一步提高至 60%~65%（此口徑涵蓋 TSMC、Samsung Foundry、Intel Foundry 等）。

5nm/3nm/2nm 級代工市場規模：行業諮詢機構 IBS（International Business Strategies）於 2024 年測算，2025 年全球 5nm 及以下製程（含 4nm、3nm、2nm 級）的代工業務營收約 560 億美元；2030 年有望超過 1,100 億美元，年均複合增長率 14%~17%。其中 N2/A16 量產的 2026–2028 年是增量營收釋放的關鍵視窗。

A16 可定址市場（定性估計）：A16 定位於超先進製程金字塔尖，其產能建設和客戶匯入需時間爬坡，初期營收體量佔整體代工市場比重較小。以歷史類比，台積電 N3 節點（2022 年底量產）在 2024 年全年貢獻了約 6%~8% 的台積電晶圓營收（約合 45~55 億美元，基於台積電 2024 年合併營收約 2.89 萬億新臺幣即 ~700 億美元、先進製程營收佔比與台積電法說會年報估算）。A16 量產前兩年（2027–2028 年）的營收貢獻或參照類似節奏，受其更高單晶圓 ASP（平均售價）支撐，但其下游可望匯入產品數量的爬坡斜率是影響營收的核心變數。

相關裝置市場：據 SEMI（國際半導體產業協會）2024 年 12 月預測，全球半導體裝置銷售額 2025 年預計恢復到 1,280 億美元年增率增長，晶圓代工先進製程持續擴產是核心驅動因素之一。A16 節點新增的背面工藝裝置（晶圓鍵合、減薄、高深寬比刻蝕和沉積等）構成裝置商未來數年的結構性增量。

新興市場拉動：Generative AI 訓練/推論對算力的大規模部署需求是最直接的增量來源。據 Omdia 2024 年 12 月估算，2024 年全球 AI 伺服器用 GPU 與專用加速器市場規模約 500 億美元（以出貨價值計），2027 年預計超過 900 億美元。此類高階晶片採購先進製程晶圓的意願最強，A16 的直接可定址市場中 AI/HPC 晶片佔比預計將高於歷史先例（按 IBS 的 2024 年邏輯代工終端應用拆分，HPC 類佔比已超 40%）。

與主要競爭對手的技術路徑對比

A16 的直接競爭者包括 三星（Samsung Foundry）SF2/SF2Z 系列以及 英特爾（Intel Foundry）18A/14A 系列。三者在 2nm/1.6nm 級節點均引入奈米片（或類似 GAA 架構）與背面供電技術，但在具體方案和量產時程上的差異將塑造 2026–2028 年的先進製程競爭格局。

維度	台積電 A16	三星 SF2Z	英特爾 18A
電晶體結構	奈米片 GAAFET（最佳化自 N2）	奈米片 GAA（MBCFET™）	RibbonFET（英特爾的奈米片 GAA）
背面供電品牌與方案	超級電軌（Super Power Rail），通過 nTSV 直接連線電晶體源極	三星稱為 BSPDN，公開細節較少；預計 2026 年 SF2Z 引入	PowerVia，2024–2025 年在 Intel 18A 率先量產匯入
背面供電接觸方案	背面直接接觸電晶體（Backside Contact）	公開資料未見準確接觸方式揭露	PowerVia 通過背面通孔經矽層連線到正面電晶體級（具體連線細節在 Intel 2024 年技術論文中有描述，路徑設計與 SPR 存在差異）
量產時程	2026 年下半年（官方計劃）	SF2Z 計劃 2026 年，三星曆史先進節點爬坡進度多次延後，行業對其時間表存一定保守預期	Intel 18A 預計 2025 年底首個產品流片，2026 年上半年量產
High-NA EUV 使用	公開資料未見 A16 引入 High-NA 的計劃	公開資料未見明確宣告	Intel 18A 匯入了 High-NA EUV 試產，並在 2025 年首次應用於部分圖層（Intel 2025 年 4 月代工大會公開）
主要目標客戶畫像	Apple、高通、聯發科、NVIDIA、AMD 等領先 Fabless 及雲端廠商	三星自研 Exynos、少數外部客戶（可能包括部分美系和韓系廠商），客戶基礎較窄	英特爾自身產品（Panther Lake 及後續），以及代工外部客戶（如微軟、AWS 等已公佈）
代工服務模式	純晶圓代工 Foundry 2.0 + 先進封裝（3DFabric）一條龍	代工 + 自研產品混合模式，客戶與其自研晶片存在競合	IDM 2.0 開放代工，系統級代工服務（含封裝、芯粒）

關鍵觀察：英特爾 18A 是三者中率先匯入背面供電（PowerVia）和 High-NA EUV 的節點（2025–2026 年量產），若其良率和效能目標順利達成，將對 A16 的量產時間視窗形成先發壓力。但英特爾代工服務在外部客戶的信任度、EDA 生態、以及大規模產能交付經驗上與台積電存在差距。三星在 3nm GAA 上的良率爬坡經歷曲折（行業調研機構 SemiAnalysis 與 TrendForce 2023–2024 年多次報告三星 3nm GAA 良率長期低於 50%~60%，遠低於台積電 N3 的 80%+），其 SF2/SF2Z 的實際進度和客戶匯入仍面臨較高的不確定性。因此，A16 的核心競爭力不僅在於紙面技術指標，更在於 台積電已驗證的 GAA 量產能力（N2）+ 供應鏈控制力 + 客戶協同設計體系 的結構性優勢。

風險與不確定性

1. 量產良率與爬坡風險：背面供電工藝涉及晶圓鍵合、超薄矽背加工、nTSV 的高精度對準和填充等全新模組。其中的缺陷密度控制、應力管理、以及鍵合介面熱穩定性出現問題，都會導致良率爬坡慢於預期，產品出貨延遲和初期產能受限。歷史上先進節點的重大架構變更期（如 FinFET 首次引入、7nm EUV 首次量產）均伴隨較長的良率成熟週期。

2. 熱管理不確定性：A16 將電源軌移至矽背，雖緩解正面佈線擁堵，但背面的金屬和介質複合結構改變了晶片的縱向熱阻路徑。高功耗密度邏輯區域（如密集的 GPU 計算單元）的結溫是否可控，需在實際晶片和封裝系統中驗證。若背面結構成為散熱瓶頸，終端客戶的實際可執行頻率和效能提升可能大幅低於台積電模擬資料。

3. 成本-收益比的客戶接受度：A16 的單晶圓代工價格預計大幅高於 N3/N2（行業普遍預期漲幅 20%+），而客戶實際獲得的效能增益約 8%~10%（速度）或功耗降低約 15%~20%（台積電前述模擬對比 N2P）。對於晶片面積較大、出貨量龐大的產品，NRE 和單晶片成本增量能否被終端市場接受，存在商業驗證的不確定性。尤其當 N2P 在 2026 年同期提供相對成熟的無背面供電升級路徑時，部分客戶可能選擇在 N2P 停留更久，延遲 A16 遷移。

4. 供應鏈的地緣政治制約：台積電先進製程工廠集中於中國臺灣，A16 產能建設極大可能依託於新竹/臺南科學園區的現有超先進製程基地。地緣政治緊張局勢、潛在的材料/裝置出口限制（如美國對華半導體裝置進一步管制對全球裝置供應鏈的二次擾動），均可能對 A16 擴產節奏和裝置交期構成不可抗力風險。台積電在美、日、德的海外工廠版面配置，短期內不具備承接 A16 級別生產的能力（截至 2025 年 7 月的公開資訊，美國亞利桑那 Fab 21 規劃的最先進製程為 N4 到 N3，尚未有 A16 計劃）。

5. 競爭對手的技術差異化落地：Intel 18A 若成功於 2025 年底或 2026 年上半年在自有產品上展示出背面供電和 RibbonFET 的強大效能/能效，可能對 A16 爭取早期客戶構成競爭壓力，尤其是對北美客戶群體。三星 SF2Z 若良率問題得到根本解決、並給出具有競爭力的報價，也可能分流部分對價格敏感的客戶訂單。

6. 設計與生態匯入緩慢：雙面供電帶來的設計方法論變更，需要整個 EDA-IP-設計服務鏈條的同步跟進。若 A16 的可用 IP 庫、儲存器編譯器、介面 IP 不夠成熟，即使晶圓工藝本身已經準備好，“設計就緒”（Design-Ready）的時間也可能延後，拖累實際產品流片節奏。

7. 終端需求的結構性波動：A16 初期嚴重依賴 AI/HPC 和旗艦移動市場。若 AI 算力投資過熱後的調整幅度超過預期、或者高階智慧手機換機週期進一步拉長，A16 的客戶實際下單量可能弱於規劃，導致先進製程產能利用率不足、前期鉅額投資回報週期拉長。

常見誤讀糾偏

誤讀一：“A16 等於 1.6nm 電晶體柵長。” 事實是，自 22nm 節點以後，“幾奈米”已成為代表技術代際的營銷與路線圖標籤，不再與任何物理尺寸直接對應。A16 的電晶體柵距、金屬間距等物理尺寸有其特定數值（具體由台積電 PDK 定義），但公開資料未見詳細物理 CD 資料。A16 製程中的最小金屬間距（MMP）等重要指標需以台積電官方工藝引數為準，勿用“1.6nm”簡單對應任何物理尺寸。

誤讀二：“背面供電等於把晶片翻個面，直接從背面供電。” 這是對 SPR 方案的常見字面誤解。A16 的背面供電並非簡單翻轉晶片，而是在矽片背面增加完整的電源分配金屬層，並通過奈米矽穿孔穿越有源區到達電晶體源極。正面仍保留訊號互連的多層金屬。這是一個需要在晶圓正反兩面分別進行高精度光刻、刻蝕、沉積和 CMP 的複雜三維工藝過程，不是單純的“從背面接電”。

誤讀三：“A16 效能提升幅度很小，不值得匯入。” A16 的 8%~10% 速度提升或 15%~20% 功耗降低是在同等電晶體密度最佳化疊加背面供電效應下的綜合表現，且在特定模擬基準下得出。對於資料中心級 AI 晶片，15%~20% 的功耗節省意味著在相同功率包絡內整合更多計算單元，或者在同等機架功耗下交付更高算力，對 TCO 影響顯著。先進製程節點迭代日益側重能效而非峰值頻率提升，是後摩爾時代的技術選擇邏輯，並非製程“不給力”。

誤讀四：“台積電 A16 用背面供電，所以秒殺一切競爭對手。” 背面供電是技術路徑的重要分水嶺，但一個節點能否在商業上成功，取決於量產良率、產能規模、設計生態、客戶信任度和價格等多因素博弈。英特爾和三星在相近時間視窗也規劃了背面供電量產方案，若二者實現有效的量產規模與客戶匯入，競爭格局並不會因單點技術被徹底改寫。技術解讀時宜避免“唯引數論”。

誤讀五：“A16 是純粹的 AI 晶片專用製程。” A16 的應用領域廣泛，包括移動 AP、HPC CPU/GPU、網路 ASIC 等。雖然 AI 算力晶片是當前最受關注的需求驅動力，但台積電將 A16 定位為通用型超先進邏輯平台。將其簡化定義為“AI 專用製程”會窄化其實際技術定位和下游應用譜系。

最新事件與近期動態（截至 2025 年 7 月）

以下時間線梳理基於公開可查的公司公告、技術論壇、行業報告與媒體揭露。未標註來源的細節屬於行業常規推演的定性描述，不作為確定事實引用。

• 2024 年 4 月：台積電 2024 北美技術論壇首度公開 A16 節點，明確 2026 年下半年量產目標，並首次詳細揭露 Super Power Rail 背面供電架構和基於 Arm CPU 核的矽前模擬效能對比資料。
• 2024 年 12 月：台積電供應鏈及裝置商訊息（綜合 DigiTimes、SemiAnalysis 等行業報道）顯示 A16 初期產能已與早期客戶啟動協商分配，主要面向戰略性 HPC 和移動客戶。台積電官方未公開確認具體客戶及分配比例。
• 2025 年 4 月：台積電 2025 北美技術論壇對 N2 量產進展做了更詳細揭露，重申 N2 按計劃 2025 年 H2 量產，對 A16 補充了部分技術就緒資訊（包括與 EDA 夥伴完成初步 PDK 迭代），但未更新 A16 的產能規劃細節或下單客戶名單。
• 2025 年 5 月：綜合媒體報道，英特爾在 Intel Vision 2025 上公佈了 18A 節點的最新良率表現，並計劃 2025 年底啟動首個客戶產品流片。這是 A16 在 2026 年競爭格局發生動態變化的重要背景。
• 2025 年 6 月：三星在代工論壇 2025 上重申 SF2Z 2026 年量產目標，並公開部分 BSPDN 技術細節，但第三方行業分析師（如 TrendForce 2025 年 Q2 報告）仍對三星先進節點執行力和外部客戶獲取進度持謹慎立場。
• 2025 年 7 月（至今）：公開領域尚未見關於 A16 全新效能資料的更新或量產時間表修改。台積電維持原定時間表口徑。

追蹤指標

對於追蹤 A16 進展的產業觀察者，以下先行和同期指標可作為態勢判斷的關鍵依據（按從可選到核心重要性排列）：

1. 台積電季度法說會的高管表述（核心）：A16 良率進展、是否出現“量產提前”或“推遲”措辭、早期客戶匯入進度、產能建設規劃，均為最直接和權威的資訊更新。
2. N2/N2P 的量產良率爬坡曲線（先行指標）：N2 是 A16 的電晶體架構基礎。N2 良率的成熟速度直接影響 A16 匯入 nTSV/背面供電後的整體工藝穩定性和客戶信心。N2P 的效能表現也將為 A16 的效能錨點提供橫向參照。
3. ASML 的 EUV 系統出貨與訂單（間接指標）：High-NA 及先進 EUV 裝置的出貨節奏和客戶去向（台積電 vs. 英特爾 vs. 三星），暗示各代工廠在超先進節點的投入力度和技術路徑選擇。
4. 主要 EDA 及 IP 廠商的 A16 PDK 釋出進度：Synopsys、Cadence 等何時推出針對 A16 的認證參考流程，以及 Arm 等 IP 巨頭推出 A16 最佳化核心的時間表，是判斷生態成熟度的前置指標。
5. 英特爾 18A 和三星 SF2Z 的獨立第三方效能/良率測評：TechInsights、SemiAnalysis、AnandTech/Future 等專業機構的測試與拆解分析報告，是判斷 A16 競爭壓力的可靠信源。
6. 旗艦移動 AP 和 HPC 晶片的產品路線圖更新：Apple A 系列/M 系列、高通驍龍、聯發科天璣、NVIDIA 新一代 GPU 架構的製程選擇公告，直接反映 A16 的實際客戶採用狀況。這些資訊通常在產品釋出或重大技術峰會（如 Hot Chips、ISSCC）上揭露。
7. 先進封裝產能的擴張與價格變動：CoWoS 產能是否同步擴建，是否出現嚴重供需緊張，反映 A16+HBM 異構整合方案的整體可獲取性和成本。

關鍵資訊源

• 台積電官方：北美技術論壇簡報、年度技術研討會、季度法說會投資者簡報與電話會議錄音（tsmc.com）
• 行業分析機構：IBS（International Business Strategies）、IC Insights、TechInsights、SemiAnalysis、TrendForce、Counterpoint Research 的先進製程與代工市場研究報告（多為付費訂閱）
• 學術與行業協會：IEDM、VLSI Technology Symposium、ISSCC 等國際會議公開發表的器件與工藝論文；SEMI 全球半導體裝置市場統計報告
• 專業媒體：AnandTech（晶片架構與製程分析）、Tom’s Hardware（產業報道）、DigiTimes（供應鏈動態）、IEEE Spectrum（技術深度報道）
• 裝置與材料公司公開檔案：ASML、應用材料、科林研發半導體、東京電子等季度財報和投資者演示材料
• 晶片設計公司官方：Apple、NVIDIA、AMD、高通、聯發科、Intel 等在美國 SEC 或公開的產品釋出新聞稿中關於製程選擇的揭露

資訊截止說明：本文所有事實性陳述和第三方資料，均依據截至 **2025 年