超低 k 介質

3 秒看懂

一句話定義：超低 k 介質（ULK）是在先進製程金屬互連層間填充的介電常數極低（通常 k < 2.5）的絕緣材料，用於降低寄生電容、緩解 RC 延遲瓶頸，是後道製程（BEOL）持續微縮的核心使能材料之一。

關鍵數字速覽（行業共識量級，具體廠商節點歸屬請見正文標註）：

指標	量級
SiO₂ 介電常數 k	≈ 4.0（基準）
ULK 目標 k 值	< 2.5（部分定義 < 2.7）
空氣介電常數（極限）	≈ 1.0
ULK 楊氏模量	遠低於 SiO₂，量級約 3-8 GPa（估算範圍）

3 分鐘產業解釋

為什麼需要它？

半導體晶片內部有數十層金屬互連（Interconnect），這些金屬線之間必須填充絕緣材料（即”介質”）來隔絕電訊號。當電晶體尺寸持續縮小、金屬線間距不斷收窄時，相鄰導線之間的寄生電容（C）急劇上升，導致訊號傳輸速度下降——這就是經典的 RC 延遲問題。

RC 延遲 = R（電阻）× C（電容）。在先進節點（約 65nm 以下），互連 RC 延遲已超過電晶體本身的門延遲，成為制約晶片速度的頭號瓶頸。降低 R 靠銅互連、鈷/釕襯裡等手段，而降低 C 的核心路徑就是 降低介質的介電常數 k。

產業位置

ULK 位於半導體產業鏈的 後道製程（BEOL, Back-End-Of-Line）材料 環節，具體是：

上游：特種前驅體氣體（含矽、碳前驅體）、UV 光源裝置、等離子裝置
中游：PECVD（等離子增強化學氣相沉積）裝置廠商 + 介質材料供應商
下游：晶圓代工廠（台積電、三星、Intel 等）在先進節點的 BEOL 工藝整合

這是一個 “材料×裝置”深度繫結 的細分賽道——ULK 的沉積、固化、圖形化每一步都對裝置和工藝有極高要求。

15 分鐘專家深入

核心技術邏輯

介電常數 k 的物理本質是材料對外加電場的極化響應程度。降低 k 的路徑從原理上只有兩條：

降低材料本徵極化率：用極化率更低的原子/化學鍵替換 SiO₂ 中的 Si-O 鍵（如引入 Si-CH₃ 等低極化有機基團）。
引入氣孔：空氣的 k ≈ 1.0，在介質中引入奈米級氣孔可大幅降低有效介電常數。

實際工業路線將兩者結合——以 SiCOH（碳摻雜氧化矽，又稱 OSG/Organosilicate Glass） 為基體，再通過 致孔劑（Porogen）技術 引入奈米孔隙。

代際演進路線

代際	典型 k 值	材料體系	大致引入節點
SiO₂	~4.0	二氧化矽	≥180nm
FSG	~3.5-3.7	氟摻雜矽玻璃	~130nm
Low-k (SiCOH)	~2.7-3.0	碳摻雜氧化矽	~90nm-65nm
Ultra Low-k	< 2.5	多孔 SiCOH	~45nm 起逐步匯入
Air Gap（選擇性）	有效 k ≈ 1.0	區域性空氣間隙	~14nm 起部分採用

注：以上節點歸屬為行業典型文獻中的共識時間線，各代工廠具體節點匯入節奏有差異。

產業真正難點

ULK 的技術挑戰不僅是”把 k 做低”，更在於 在極低 k 條件下維持工藝可靠性：

機械強度驟降：引入氣孔後，楊氏模量從 SiO₂ 的 ~70 GPa 降至數 GPa 量級，導致 CMP（化學機械拋光）時表面易損傷、易開裂。
TDDB 可靠性：時間相關介電擊穿（Time-Dependent Dielectric Breakdown）在多孔結構中加速，成為互連壽命的隱憂。
等離子損傷：刻蝕、灰化（Ashing）等工序中的等離子體容易轟擊多孔表面，導致碳流失和表層 k 值回升——即所謂的 “low-k損傷”效應。
CMP 相容性：多孔材料吸水後 k 值顯著上升，必須採用特殊 CMP 漿料和密封處理（Capping）。

技術原理

介電常數的物理基礎

介電常數 k（即相對介電常數 εᵣ）的微觀來源：
─────────────────────────────────────────
  k = 1 + χ（電極化率）

  主要極化機制（由高頻到低頻）：
  ┌─────────────────────┬──────────────────────────────────────────┐
  │ 極化型別              │ 對 k 的貢獻                              │
  ├─────────────────────┼──────────────────────────────────────────┤
  │ 電子極化              │ 電子極化與離子極化共同主導（電子極化貢獻~2.1）      │
  │ 離子/原子極化          │ 離子極化貢獻約與電子極化相當，整體k≈4.0源於兩者協同   │
  │ 取向極化              │ ULK 中可忽略                            │
  └─────────────────────┴──────────────────────────────────────────┘

  SiO₂ 中 Si-O 鍵離子性強 → 極化率高 → k ≈ 4.0
  ULK 用 Si-CH₃ 替代部分 Si-O → 極化率降低 → k 下降
  引入氣孔 → 單位體積內極化物質佔比下降 → k 進一步下降

ULK 薄膜沉積工藝流程（Porogen 法）

典型 PECVD Porogen 工藝三步法：
──────────────────────────────────────

Step 1: 共沉積
  ┌──────────────────────────────────────┐
  │  PECVD 腔體中同時通入：                │
  │    • SiCOH 基體前驅體（如 DEMS, DMDMS）│
  │    • Porogen 前驅體（含不穩定有機物）    │
  │  → 沉積出含 porogen 的複合薄膜          │
  └──────────────────────────────────────┘
              ↓
Step 2: UV/電子束固化
  ┌──────────────────────────────────────┐
  │  UV 照射分解 porogen 分子               │
  │  → 有機碎片逸出 → 留下奈米級氣孔         │
  │  同時交聯 SiCOH 基體骨架               │
  └──────────────────────────────────────┘
              ↓
Step 3: 表面密封（Capping/HMDS 處理）
  ┌──────────────────────────────────────┐
  │  防止氣孔吸水（水 k≈80，影響巨大）       │
  │  保護表層免受後續等離子工藝損傷           │
  └──────────────────────────────────────┘

關鍵引數與權衡

ULK 效能引數四維權衡圖（定性）：

        k 值 ↓ 降低
        ▲
        │        ╲
        │         ╲  ← k 降低伴隨：
        │          ╲    • 楊氏模量 ↓
        │           ╲   • 擊穿電場 ↓
        │            ╲  • 吸溼性 ↑
        │             ╲ • CMP 損傷 ↑
        │              ╲
        └─────────────── → 產業可行邊界

各代 Low-k 材料典型引數對比（量級為行業共識，具體值因廠商工藝而異）：

材料	k 值	楊氏模量	孔隙率	可靠性
SiO₂	~4.0	~70 GPa	0%	優秀
FSG	~3.6	~50-60 GPa	0%	良好
Dense SiCOH	~2.7-3.0	~10-20 GPa	低	良好
Porous SiCOH (ULK)	~2.2-2.5	~3-8 GPa	15-30%	需工藝補償
極端多孔 SiCOH	< 2.0	< 3 GPa	>30%	挑戰極大

來源口徑：以上數值範圍綜合自半導體材料領域經典文獻與行業綜述的一般性共識區間，具體值視沉積工藝、前驅體選擇、固化條件差異顯著。

RC 延遲分析

互連 RC 延遲（簡化模型）：

  τ_RC = ρ × ε₀ × k × (L² / P²)

  其中：
    ρ  = 金屬電阻率
    ε₀ = 真空介電常數
    k  = 介質相對介電常數
    L  = 互連線長度
    P  = 金屬間距（Pitch）

  → k 從 4.0 降至 2.5，電容降低約 37.5%
  → 在間距 P 持續縮小的趨勢下，
     每 0.1 的 k 降低都對延遲改善意義重大

Air Gap 技術

選擇性 Air Gap 是 ULK 路徑的”終極補充”：在最關鍵的訊號層間區域性形成空氣間隙（k ≈ 1.0），而不全面使用（因為空氣無機械支撐）。典型做法是在金屬線間刻蝕溝槽後，利用 CVD 自對準封頂在溝槽頂部閉合，留下封閉氣隙。

Air Gap 結構示意（截面）：

  ┌────────────┐ ┌────────────┐
  │   Metal    │ │   Metal    │
  │  (Copper)  │ │  (Copper)  │
  └────┬───────┘ └───────┬────┘
       │   ┌─────────┐   │
       │   │Air Gap  │   │
       │   │ k ≈ 1.0 │   │
       └───┴─────────┴───┘
     ═══════════════════════  ← Barrier/Cap
     ▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒▒  ← ULK 基體 (k&lt;2.5)

技術演進史

時間段	里程碑	意義
1990 年代中期	SiO₂ 介質向 FSG 過渡	首次通過摻氟降低 k 值，從 4.0 降至 ~3.6
~2000 年前後	SiCOH（OSG）開發	引入 Si-CH₃ 基團，k 進入 ~2.7-3.0 區間
~2003-2005	Porogen + PECVD 工藝成熟	多孔 SiCOH 實現 k < 2.5，45nm 節點開始匯入
~2007-2010	UV 固化技術最佳化	解決 porogen 殘留和膜質穩定性問題
~2010 年代	Air Gap 選擇性引入	14nm/10nm 節點在關鍵層區域性採用空氣間隙
~2018 至今	ULK + EUV + 新襯裡協同最佳化	ULK 與鈷/釕襯裡、EUV 圖形化聯合迭代，繼續推動有效 k 下降
未來方向	全氣隙互連 / 分子級氣孔自組裝材料	學術探索階段，距量產仍有距離

說明：上述時間線為行業文獻中普遍描述的大致軌跡，各廠商實際匯入節點和時間可能有數年的偏差。

技術路線對比

降低互連電容的技術路線

路線	原理	k 值範圍	成熟度	主要挑戰
ULK 多孔 SiCOH	PECVD 沉積 + porogen 致孔	2.2-2.5	量產中	機械強度、可靠性
Air Gap（選擇性）	區域性封閉空氣間隙	有效 ~1.0-2.0	量產中（關鍵層）	工藝複雜度、覆蓋率有限
全氣隙方案	大面積空氣隔離	~1.0（極限）	R&D / 早期	無機械支撐，整合極難
氣凝膠介質	超低密度奈米多孔材料	< 2.0（報道）	實驗室	極度脆弱，量產可行性不明
自組裝多孔材料	分子級有序氣孔	< 2.0（目標）	基礎研究	控制精度、與現有工藝相容性
2D 層間介質	原子級薄層替代塊體介質	視方案而異	基礎研究	大面積均勻性、量產可行性

來源口徑：技術路線分類基於行業公開文獻綜述，具體 k 值為各研究團隊報告值範圍。

上下游

上游（關鍵輸入）

ULK 產業鏈上游結構：
───────────────────────
┌─────────────────────────────────────────────┐
│  前驅體氣體                                      │
│  • 含矽前驅體：DEMS、DMDMS、TMCTS 等               │
│  • 含碳前驅體（Porogen）：α-terpinene 等             │
│  • 載氣/輔助氣體：He、N₂、O₂、N₂O                    │
│  主要供應商：Air Liquide、Entegris、Dow 等           │
├─────────────────────────────────────────────┤
│  PECVD 裝置                                       │
│  • 主要供應商：Applied Materials、Lam Research      │
│  • 關鍵子系統：射頻電源、氣體配送、溫控、UV 光源        │
├─────────────────────────────────────────────┤
│  UV 固化裝置                                       │
│  • 專用 UV 燈源模組（常集成於 PECVD 平台或獨立腔體）   │
│  • 波長、功率均勻性要求高                            │
├─────────────────────────────────────────────┤
│  CMP 漿料（針對 ULK 的低損傷配方）                    │
│  • Cabot Micro、Fujimi 等                         │
└─────────────────────────────────────────────┘

下游（應用方）

晶圓代工廠：台積電、三星、Intel 等在先進節點（約 45nm 及以下）的 BEOL 互連層
IDM / 儲存廠商：DRAM 先進節點同樣涉及互連層低 k 介質（但路線可能有差異）
先進封裝：部分 2.5D/3D 封裝中的矽中介層（Interposer）也涉及介質層選擇

關鍵指標

指標	定義與重要性
介電常數 k	核心效能指標，越低越好。ULK 目標 < 2.5
楊氏模量	衡量機械強度。ULK 中遠低於 SiO₂（~70 GPa），是可靠性的關鍵約束
擊穿電場	介質承受電場強度的極限。多孔結構中通常下降
薄膜應力	過高應力導致翹曲、分層。ULK 膜應力控制是工藝難點
孔隙率與孔徑分佈	孔隙率越高 k 越低，但過大孔徑會導致 CMP 時表面缺陷
介電損耗 (tan δ)	高頻應用中的訊號完整性指標
TDDB 壽命	時間相關介電擊穿，在 ULK 中是可靠性驗證的核心專案
CMP 後表面粗糙度	直接影響後續光刻對準和金屬填充質量
含水量	水的 k ≈ 80，微量吸水即可顯著抬升 k 值。密封處理是必選項

供需與市場資料

市場規模

ULK 介質本身不是一個獨立的終端市場品類，其價值嵌入在 BEOL 工藝材料市場 和 半導體前驅體市場 中。以下為方向性參考：

全球半導體前驅體市場：根據多家行業研究機構的估算，2020 年代中期規模在數十億美元量級，其中含矽前驅體（ULK 沉積用的 SiCOH 前驅體）是重要子類別之一。
BEOL 材料整體市場（含光刻膠、CMP 漿料、金屬前驅體、介質前驅體等）：隨先進節點產能擴張而持續增長。

注：以上為定性描述。具體細分市場的精確數字需參考專業行業報告（如 Techcet、SEMI 等），且 ULK 材料在不同報告中的口徑/邊界可能不一致。

供需格局

環節	供給集中度	備註
SiCOH 前驅體	中高	少數特種氣體/化學品供應商主導
PECVD 裝置	高	Applied Materials、Lam Research 雙寡頭格局
UV 固化光源	中高	通常集成於裝置平台
工藝整合 know-how	極高	集中在頭部代工廠內部

增長驅動

先進節點（5nm、3nm、2nm）產能持續擴張 → ULK 用量增長
更多互連金屬層（M1-M15+）→ 每顆晶片的 ULK 沉積面積/體積增長
Air Gap 技術擴大應用範圍 → 對裝置和材料提出更高要求
後道製程技術複雜度提升 → 裝置和材料的 ASP（平均售價）可能上行

代表公司與資本對映

公司	角色	與 ULK 的關聯	上市程式碼
Applied Materials (AMAT)	PECVD 裝置龍頭	Producer 系列平台是 ULK 沉積的主力裝置之一	NASDAQ: AMAT
Lam Research (LRCX)	刻蝕/CVD 裝置	提供 ULK 相關沉積和刻蝕方案	NASDAQ: LRCX
Entegris (ENTG)	前驅體與材料	含矽前驅體、特種氣體供應	NASDAQ: ENTG
Air Liquide	特種氣體	ULK 前驅體氣體供應商之一	EPA: AI
Tokyo Electron (TEL)	綜合半導體裝置	CVD 裝置產品線中包含 ULK 相關方案	TYO: 8035
台積電 (TSMC)	工藝整合方	ULK 工藝的主要使用者和推動者	NYSE: TSM
Intel (INTC)	工藝整合方	先進節點互連工藝中使用 ULK	NASDAQ: INTC

注：以上對映關係基於公開資訊和行業通用認知，具體各公司的市場份額、產品型號需參照各公司最新財報和行業報告。

投資邏輯

核心投資主題

後道製程材料是”隱藏的 alpha”
- 前道（FEOL）光刻/刻蝕市場已被充分定價，後道材料由於品類分散、客戶定製化程度高，往往被市場低估。
- ULK 材料作為先進節點”必選項”，需求確定性高。
裝置平台的鎖定效應
- PECVD ULK 沉積工藝與裝置平台深度耦合，一旦某裝置平台被代工廠驗證通過，後續擴產通常沿用同平台，裝置商享有高粘性。
前驅體的”耗材屬性”
- ULK 前驅體在每次沉積中消耗，具有可重複營收特徵，且純度和一致性要求極高，新供應商認證週期長。
Air Gap 技術的滲透率提升
- 隨著間距持續縮小，Air Gap 從”可選”變為”必需”，帶來更多裝置和工藝需求。

風險因素

新材料替代：如碳奈米管互連、光互連等顛覆性方案，但中短期內替代可能性低。
節點放緩：若摩爾定律推進節奏放緩，ULK 材料的高階需求增速可能低於預期。
地緣政治：先進製程材料供應鏈高度全球化，出口管制等政策風險不可忽視。
技術瓶頸：k < 2.0 的材料若長期無法突破機械可靠性瓶頸，行業可能轉向其他路徑（如更多 Air Gap、3D 堆疊減少水平互連需求）。

常見誤讀糾偏

❌ 誤讀 1：“ULK 的 k 值越低就一定越好”

糾正：k 值降低是一個多維權衡（Trade-off），而非單方向最佳化。k 每降低 0.1，通常伴隨楊氏模量的顯著下降、孔隙率上升帶來的可靠性劣化、以及 CMP 損傷風險的增大。實際工程最優 k 值是 “在滿足機械強度和可靠性約束下的最低值”，而非理論上能做到的最低值。代工廠在選擇 k 目標時，是綜合良率、可靠性、成本的系統決策。

❌ 誤讀 2：“有了 Air Gap 就不需要 ULK 了”

糾正：Air Gap 目前僅在 關鍵訊號層選擇性採用，並非全面替代ULK。原因包括：① Air Gap 工藝複雜度高、成本高，不可能在所有金屬層都使用；② Air Gap 仍需要周圍有ULK或其他介質作為結構支撐和隔離架構；③ 在較低金屬層（靠近電晶體的細間距層），Air Gap 整合更困難。ULK 和 Air Gap 是互補關係，而非替代關係。

❌ 誤讀 3：“ULK 是一個獨立的大市場”

糾正：ULK 介質材料的營收體量遠不及光刻膠、CMP 漿料等後道材料品類。它更多是 BEOL 材料體系的一個關鍵組成部分，其價值主要體現在對先進節點的使能作用，而非獨立的市場體量。投資者不應期待它單獨構成一個巨大的投資標的，而應將其納入後道材料/BEOL 裝置的更大架構中理解。

❌ 誤讀 4：“k 值到了 2.2 以下就毫無進展了”

糾正：學術界和工業界在 k < 2.2 的材料上持續有研究進展（如有序介孔材料、MOF 衍生材料等），但從實驗室驗證到量產之間存在巨大的工程鴻溝。當前的”卡點”不是做不出低 k 膜，而是無法在低 k 條件下同時滿足：足夠高的楊氏模量、可控的孔徑分佈、CMP 相容性、TDDB 壽命、以及與現有工藝流程的整合可行性。

學習路徑

入門（建立直覺）

理解 RC 延遲概念——搜尋 “interconnect RC delay scaling”，任何半導體器件物理教材的互連章節即可。
瞭解介電常數的基本物理——“dielectric constant basics”，本科電磁學/固體物理教材。

進階（理解工藝）

閱讀 Applied Materials / Lam Research 的技術白皮書（官網可獲取部分公開版本），瞭解 PECVD ULK 沉積的實際工藝流程。
檢索 “ultra low-k dielectric reliability TDDB”，理解可靠性挑戰。

專家（產業判斷）

關注 SEMI / Techcet 的 BEOL 材料年度報告，掌握供需格局和市場資料。
追蹤 IEDM、VLSI Symposium 等頂級會議的互連技術論文，瞭解最新技術方向（Air Gap、新前驅體、自組裝材料等）。
研究裝置廠商（AMAT、LRCX）的財報電話會議中對後道材料市場的表述。

一句話總結

超低 k 介質是先進製程後道互連的”空氣牆”——它用奈米級氣孔換取更低的寄生電容，但也用脆弱的機械效能考驗著每一道 CMP 和等離子工序的工藝極限；理解 ULK，就是理解半導體微縮從”電晶體瓶頸”轉向”互連瓶頸”後的核心材料博弈。

延伸閱讀與來源

來源類別	推薦內容	說明
學術綜述	Maex, K. et al., “Low dielectric constant materials for microelectronics,” J. Appl. Phys., 2003	ULK 領域經典綜述（早期但基礎紮實）
學術綜述	Volksen, W. et al., “Low Dielectric Constant Materials,” Chem. Rev., 2010	從化學角度深入講解 k 降低機制
行業報告	Techcet, “Critical Materials Report: BEOL Materials”	市場資料和供應鏈分析（需付費）
行業報告	SEMI, “Materials Market Data Subscription”	半導體材料整體市場資料
裝置商技術	Applied Materials, “Producer® XP Precision CVD Platform” 相關技術文件	瞭解 ULK 沉積裝置的實際能力
頂級會議	IEDM / VLSI Symposium 歷年互連分會論文	前沿技術趨勢（Air Gap、新材料等）
教材	S. Wolf, Silicon Processing for the VLSI Era, Vol. 4	互連技術全面參考
來源標註說明	本文中未標註具體來源的定量資料均為行業共識性知識或定性估計，精確資料請查閱上述推薦來源	—

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