晶圓減薄

晶圓減薄（Wafer Thinning）

3 秒看懂

一句話：把做完電路的厚矽片磨薄，薄到能疊進手機和 AI 晶片的封裝裡。

核心價值：沒有減薄，就沒有 HBM 堆疊、沒有先進封裝，AI 算力密度的提升鏈條在這裡斷裂。

3 分鐘產業解釋

為什麼晶圓必須減薄？

一片標準 300mm 矽晶圓出廠厚度約 725–775 μm，在完成光刻、薄膜沉積、離子注入等前道工序後，電路層只佔表面幾微米。但這片晶圓仍然太厚——

• 封裝厚度受限：智慧手機整機厚度 < 8mm，留給晶片封裝的空間極其有限；
• 3D 堆疊不可能：HBM 需要在約 1 mm 高的封裝體內堆疊 8–12 層 DRAM Die，每層厚度必須控制在幾十微米量級；
• 散熱路徑太長：晶片發熱源在電晶體層（矽片頂部），熱量必須穿過矽基底才能到達散熱面，基底越厚熱阻越大；
• TSV 貫通成本：矽通孔（TSV）需要貫穿矽片全厚度，晶圓越厚則鑽孔時間越長、工藝越難。

減薄到多薄？

應用場景	減薄後厚度（典型值）	說明
普通消費級封裝	150–250 μm	傳統 QFN/BGA
先進手機 AP	50–100 μm	Apple A/M 系列等
HBM 堆疊 DRAM Die	約 30–50 μm	8-Hi / 12-Hi 堆疊 [估算]
最前沿研究/特種	10–20 μm	柔性電子等

⚠️ HBM 單層 Die 的精確厚度各代際未充分揭露，上述為產業鏈通用估算值。

一句話概括產業位置

晶圓減薄是前道晶圓製造與後道封裝之間的”剪刀口”——前道把電路做到極致精度，減薄把物理載體削到極致薄度，封裝再把薄片疊成算力。

15 分鐘專家深入

減薄在先進封裝中的戰略地位

先進封裝的核心範式正在從”二維排列”轉向”三維堆疊”。無論是台積電 CoWoS、Intel Foveros 還是三星 I-Cube/X-Cube，其物理基礎都是薄 Die + 矽中介層（Interposer）+ 微凸點/混合鍵合的組合。減薄工藝直接影響：

1. 堆疊層數上限：每層 Die 更薄 = 同樣封裝高度內可以堆更多層 = 更大容量 HBM
2. 背面供電（BSPDN）可行性：Intel 在先進節點探索的背面供電方案，要求從晶圓背面做金屬化互連，這首先需要把晶圓減薄並翻轉
3. TSV 深寬比：晶圓越薄 → TSV 深度越小 → 深寬比越低 → 刻蝕/填充越容易 → 良率越高

HBM 的”減薄飢渴”

HBM 是當前 AI 產業鏈中對減薄需求最極端的場景。一顆 HBM3E 堆疊體典型結構為 8 層 DRAM + 1 層邏輯基片（Base Die），垂直堆疊總高受 JEDEC 規格約束。要實現 8-Hi 甚至 12-Hi 堆疊，每層 DRAM Die 的厚度必須被壓縮到 約 30–50 μm 量級 [產業鏈估算]。

這意味著：

• 原始 300mm DRAM 晶圓需要去除 超過 90% 的矽基底材料；
• 減薄後晶圓的機械強度極低（類比：將一塊磚頭磨成一張名片的厚度）；
• 良率損耗中，減薄導致的破片、裂紋、表面損傷佔比顯著。

減薄工藝三段論

┌─────────────────────────────────────────────────────┐
│  粗磨 (Rough Grinding)                               │
│  ● 金剛石砂輪，去除率高（~數百 μm/min）               │
│  ● 去除主體矽材料，殘留約 100–150 μm                  │
│  ● 機械力大，亞表面損傷層較深                          │
├─────────────────────────────────────────────────────┤
│  精磨 (Fine Grinding)                                 │
│  ● 更細金剛石砂輪，去除率低                           │
│  ● 將厚度從 ~100 μm 進一步降到目標值                  │
│  ● 表面粗糙度改善，TTV（總厚度變化）控制               │
├─────────────────────────────────────────────────────┤
│  CMP / 化學機械拋光 / 蝕刻                            │
│  ● 去除精磨殘留的亞表面微裂紋層（SSD）                │
│  ● 實現最終的表面平坦度與粗糙度要求                    │
│  ● 部分方案採用溼法蝕刻替代 CMP                       │
└─────────────────────────────────────────────────────┘

TAIKO Grinding——DISCO 的經典方案

DISCO 公司（日本）推出的 TAIKO 研磨工藝是一種廣受採用的技術路線：

• 原理：研磨時僅磨削晶圓中央區域，保留晶圓邊緣一圈約 2–3mm 的環形支撐區不磨削；
• 優勢：保留邊緣環使晶圓整體機械剛性大幅提升，減薄後搬運和後續處理的破片率顯著下降；
• 晶圓實際可磨薄至 50 μm 以下，同時保持足夠的機械穩定性 [DISCO 官方技術資料]。

臨時鍵合/解鍵合（Temporary Bonding / Debonding）

當目標厚度低於 50 μm 時，即使 TAIKO 工藝也無法提供足夠的機械支撐。此時需要將晶圓**臨時粘合（Bond）**到一個剛性載體（Carrier Wafer，通常為玻璃或矽）上進行減薄，減薄完成後再解鍵合（Debond）。

關鍵挑戰：

• 鍵合層的熱穩定性和化學穩定性：需耐受後續製程溫度和溶劑；
• 解鍵合方式：UV 光解鍵合、熱解鍵合、雷射解鍵合（Laser Debonding）等各有利弊；
• 邊緣溢膠處理：鍵合膠在晶圓邊緣的殘留需精確清理。

主要供應商：Brewer Science、Tokyo Ohka Kogyo (TOK)、EVG 等。

關鍵質量引數

引數	含義	先進水平
TTV（Total Thickness Variation）	晶圓表面與背面的最大厚度差	< 1–2 μm [估算]
Ra（表面粗糙度）	減薄後表面微觀不平整度	< 1 nm（CMP 後）
SSD（Sub-Surface Damage）	研磨在表面以下引入的微裂紋層深度	需完全去除
Warpage（翹曲）	減薄後晶圓彎曲程度	關鍵於後續光刻/鍵合對準
破片率	減薄過程中晶圓碎裂比例	良率核心 KPI

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技術原理（深入機制）

矽片研磨的材料去除機制

矽是脆性材料，但奈米尺度下的研磨具有一定的塑性變形域（Ductile Regime）。研磨去除機制可分為：

研磨力 F_applied
       │
       ▼
┌──────────────┐
│ 磨粒-矽接觸   │
└──────┬───────┘
       │
       ▼
  ┌────┴────┐
  │         │
  ▼         ▼
脆性去除    塑性去除
(Brittle)  (Ductile)

脆性模式：磨粒壓入 → 裂紋萌生與擴充套件 → 材料碎裂剝除
         → 去除率高，但引入 SSD（亞表面損傷層）

塑性模式：磨粒壓入 → 材料沿滑移麵塑性流動 → 切屑形成
         → 去除率低，表面質量好，SSD 淺

精磨的要義：通過降低單顆磨粒切深（減小進給速率、提高主軸轉速、使用更細粒徑砂輪），將材料去除模式從脆性域推入塑性域，從而減少亞表面損傷。

砂輪結構

金剛石砂輪截面示意：

  ┌──────────────────────────────┐
  │  ┌────────────────────────┐  │ ← 磨削麵（環形）
  │  │     金剛石磨粒          │  │
  │  │  + 樹脂/金屬結合劑       │  │
  │  └────────────────────────┘  │
  └──────────────────────────────┘
        │
        ▼
  粗磨砂輪：磨粒粒徑較大（數十 μm 級），去除率高
  精磨砂輪：磨粒粒徑較小（數 μm 級），表面質量好

CMP 機制

化學機械拋光在減薄後去除研磨損傷層：

• 化學作用：鹼性拋光液（pH ~10–12，常含無金屬離子的鹼源，如氨水或有機胺（如 TMAH））與矽表面反應生成軟化的 SiOₓ(OH)ᵧ 層；
• 機械作用：拋光墊 + 奈米級磨料（通常 SiO₂ 膠體）將反應生成物機械移除；
• 兩個作用協同，單側材料去除速率通常在 數百 nm/min 量級 [行業經驗]。

減薄應力與翹曲

減薄前（厚晶圓）：                  減薄後（薄晶圓）：

  ┌─────────────────┐              ┌─────────────────┐
  │  前道薄膜應力    │              │  同樣的薄膜應力   │
  │  Σσ_i · t_film  │              │  Σσ_i · t_film   │
  ├─────────────────┤              └─────────────────┘
  │                 │              ← t_substrate 大幅減小
  │  矽基底         │
  │  t_substrate    │              Stoney公式曲率 κ ∝ 1/t_substrate²
  │  (厚)           │
  │                 │              → 晶圓嚴重翹曲
  └─────────────────┘

  Stoney 公式：κ = 6·σ_f·t_f / (E_s·t_s²)
  t_s 減小 → κ 急劇增大 → 翹曲

這是減薄工藝中最具挑戰性的物理問題之一：前道製程在晶圓表面累積的薄膜應力（來自不同材料的熱膨脹係數差異、沉積應力等），在厚晶圓時代由厚矽基底的高彎曲剛度所約束，晶圓幾乎不翹；但當基底被減薄到 50 μm 以下時，彎曲剛度以 t³ 關係衰減，薄膜應力就會讓薄晶圓明顯翹曲，影響後續光刻對準、鍵合質量等。

對策：

• 背面應力補償層（Backside Stress Relief Layer）
• 在研磨前對前道應力進行預調控
• 載體鍵合提供臨時剛性支撐

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技術演進史

1990s          2000s           2010s           2020s           2025+
  │               │               │               │               │
  ▼               ▼               ▼               ▼               ▼
傳統封裝         薄型封裝         3D TSV 驅動      HBM/先進封裝     極限減薄
厚度>300μm      150-250μm       50-100μm        30-50μm         <30μm

主要靠研磨      CMP 引入        TAIKO 推廣       雷射解鍵合       混合鍵合
  (粗+精)      去除 SSD       臨時鍵合成熟      超薄晶圓處理    要求 sub-μm
                                                     TTV

關鍵里程碑：

• ~2000 年：DISCO 推出 GCG 系列全自動減薄裝置，研磨 + CMP 一體化；
• ~2005 年：DISCO TAIKO 工藝商用，顯著降低薄晶圓處理破片率；
• ~2010 年：TSV 技術進入量產（CMOS Image Sensor 為先驅），減薄成為 3D 整合必經之路；
• ~2015 年：HBM2 開始量產，每層 DRAM Die 要求減薄到約 50 μm 量級 [估算]；
• ~2020–2023 年：HBM2E / HBM3 量產，堆疊層數 8-Hi 成主流，減薄精度要求持續提升；
• ~2024–2025 年：HBM3E / HBM4 探索 12-Hi 乃至更高堆疊，每層 Die 厚度進一步壓縮 [產業趨勢]；背面供電（BSPDN）對減薄後背面金屬化提出新需求。

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技術路線對比

維度	傳統研磨（僅粗磨+精磨）	研磨+CMP	TAIKO+研磨+CMP	載體鍵合+研磨+CMP
可達最薄厚度	~100–150 μm	~50–80 μm	~30–50 μm	< 30 μm（前沿）
TTV 控制	一般（數 μm）	較好（~2 μm）	較好	優（< 1–2 μm）
SSD 控制	差（殘留損傷層）	良（CMP 去除）	良	良
裝置成本	低	中	中	高
破片風險	高（薄時）	中	較低	低（載體支撐）
工藝複雜度	低	中	中	高（鍵合/解鍵合步驟）
適用場景	傳統封裝	主流先進封裝	HBM、超薄應用	HBM 12-Hi、BSPDN
代表裝置商	DISCO、ACCRETECH	DISCO、ACCRETECH	DISCO（TAIKO 專利）	EVG、SUSS

注：實際產線常根據產品需求組合使用多種技術。

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上下游

上游——裝置與材料

裝置端：
┌─────────────┬──────────────────────────────────────┐
│ 研磨裝置     │ DISCO（主導）、ACCRETECH（東京精密）    │
│ CMP 裝置     │ Applied Materials、Ebara、DISCO        │
│ 鍵合/解鍵合  │ EVG、SUSS MicroTec、TOK               │
│ 檢測/量測    │ KLA、Onto Innovation                   │
└─────────────┴──────────────────────────────────────┘

耗材端：
┌─────────────┬──────────────────────────────────────┐
│ 金剛石砂輪   │ DISCO、3M、Asahi Diamond               │
│ 拋光液       │ Fujimi、DuPont、Cabot                  │
│ 拋光墊       │ DuPont（IC 系列）、Fujibo               │
│ 鍵合膠       │ Brewer Science、TOK                    │
│ 載體晶圓     │ 玻璃載體/矽載體                         │
└─────────────┴──────────────────────────────────────┘

下游——封裝與應用

減薄後晶圓 → 劃片 → 貼裝 → 引線鍵合/微凸點 → 封裝成型
                              │
                              ▼
                    ┌─────────────────────┐
                    │ 應用終端              │
                    │ ● HBM（AI GPU 配套） │
                    │ ● 手機 AP            │
                    │ ● CIS 影像感測器      │
                    │ ● 功率器件            │
                    │ ● MEMS               │
                    └─────────────────────┘

產業鏈價值分配（粗略拆解）

減薄本身在整個封裝成本中佔比不算最高，但它是良率控制的瓶頸環節。一次減薄破片 = 整片晶圓報廢（可能數百顆 Die），因此工藝控制能力帶來的良率差異直接影響封裝廠的獲利率。

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關鍵指標

指標	定義	產業關注度
減薄後晶圓厚度	晶圓背面研磨後的殘餘厚度	★★★★★
TTV（Total Thickness Variation）	晶圓全表面最大厚度差	★★★★★
Ra / Rq	表面粗糙度（算術/均方根）	★★★★
SSD 深度	亞表面微裂紋層厚度	★★★★
Warpage	晶圓翹曲量	★★★★
減薄速率（μm/min）	單位時間材料去除量	★★★
破片率（Breakage Rate）	減薄過程中晶圓碎裂比例	★★★★★
產能（WPH, Wafers Per Hour）	裝置每小時處理晶圓數	★★★★

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供需與市場資料

市場規模

晶圓減薄通常不單獨計算市場容量，而是納入先進封裝裝置市場或後道裝置市場口徑。根據行業慣例：

• 全球後道封裝裝置市場（含研磨、切割、鍵合、塑封等）：百億美元級別 [多份行業報告綜合估算]；
• 其中研磨/CMP 裝置佔比為子板塊之一，具體數字各報告口徑不一 [未充分揭露精確佔比]。

需求驅動力

驅動因素	影響機制	趨勢
AI 算力需求 → HBM 擴產	HBM 每顆堆疊體需要 8–12 層薄 Die	強勁增長
智慧手機輕薄化	AP 封裝厚度持續壓縮	穩定增長
汽車電子	功率器件散熱需求 → 減薄改善熱阻	增長
背面供電（BSPDN）	減薄後背面做金屬互連	未來增長點（2026+）

供給格局

• 裝置端高度集中：DISCO（日本）在晶圓減薄裝置領域佔據主導地位，市場份額估計在 50% 以上 [行業估算]；ACCRETECH（東京精密）為第二大供應商；
• 中國國內廠商在該領域起步較晚，技術差距較顯著。

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代表公司與資本對映

公司	程式碼/市場	與晶圓減薄的關係	關鍵看點
DISCO（迪斯科）	6146.T / TYO	全球減薄裝置絕對龍頭，TAIKO 工藝發明者	AI 算力→HBM 擴產→裝置需求直接受益
ACCRETECH（東京精密）	6857.T / TYO	研磨裝置第二大供應商
Applied Materials	AMAT / NASDAQ	CMP 裝置供應商之一
EVG	非上市（奧地利）	臨時鍵合/解鍵合裝置龍頭
Brewer Science	非上市（美國）	臨時鍵合材料龍頭
長川科技	300604.SZ	國內後道裝置廠商，涉足相關環節	國產替代邏輯
華海清科	688120.SH	CMP 裝置國產龍頭	減薄後 CMP 環節
拓荊科技	688072.SH	薄膜沉積裝置，間接關聯

⚠️ 國內上市公司與晶圓減薄的核心裝置/工藝關聯度需審慎判斷，多數處於早期切入或間接關聯階段。

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投資邏輯

核心邏輯鏈

AI 算力需求爆發
       │
       ▼
  GPU / AI 加速器出貨量↑
       │
       ▼
  HBM 需求量↑（每顆 GPU 配 4–8 顆 HBM）
       │
       ▼
  HBM 產能擴建（SK 海力士、三星、美光）
       │
       ▼
  減薄裝置/耗材需求↑
       │
       ▼
  DISCO 等裝置商訂單↑

關鍵投資節點

1. HBM 擴產週期：SK 海力士、三星、美光的 HBM 產能規劃直接拉動減薄裝置採購；
2. 堆疊層數升級：從 8-Hi 向 12-Hi 演進，每層 Die 更薄 → 減薄工藝難度↑ → 裝置更新需求↑ → 良率挑戰↑ → 裝置商話語權↑；
3. 背面供電（BSPDN）：Intel 等推動的背面供電方案，需要在減薄後的晶圓背面做金屬互連，為減薄工藝打開了新應用場景；
4. 國產替代：中國先進封裝產能擴建，對國產減薄裝置有潛在需求。

風險因素

• 裝置替代風險：是否有新工藝路線繞過傳統研磨減薄（如晶圓鍵合+刻蝕方案）；
• 週期波動：半導體裝置採購具有周期性，HBM 擴產節奏可能受 GPU 需求波動影響；
• 集中度風險：減薄裝置供應高度集中於 DISCO，產業鏈議價權不對稱。

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常見誤讀糾偏

❌ 誤讀一：“減薄就是磨一下，技術含量不高”

糾正：減薄是將 725 μm 厚的矽片磨到 30–50 μm（去除 >90% 材料），同時要求 TTV < 2 μm、零破片。這相當於把一本厚書磨成一張紙，紙面上的電路還不能有任何損傷。亞表面損傷控制、翹曲管理、超薄晶圓搬運等每一個環節都涉及精密工程。DISCO 長期維持 60%+ 的毛利率，本身就是技術壁壘的定價體現。

❌ 誤讀二：“減薄只是傳統封裝的事，先進封裝用不著”

糾正：恰恰相反。先進封裝比傳統封裝對減薄的需求更極端。 HBM 12 層堆疊要求每層 DRAM Die 減薄到 ~30 μm 級別，這已經逼近晶圓研磨的物理極限。CoWoS 中的矽中介層（Interposer）也需要減薄。背面供電（BSPDN）更是將減薄從”使能工藝”提升為”核心整合工藝”。

❌ 誤讀三：“減薄厚度能無限下去，越薄越好”

糾正：矽片減薄存在物理極限。當厚度低於約 20–30 μm 時，晶圓的機械強度極低（類似保鮮膜），常規處理幾乎不可能。雖然有柔性電子領域的研究將矽片減薄到 10 μm 以下，但那是在特殊支撐結構下實現的實驗結果，離量產仍有距離。產業實際受限於破片率與良率的經濟平衡點。

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學習路徑

Level 1（入門）
├── 理解晶圓從製造到封裝的基本流程
├── 瞭解為什麼封裝需要薄 Die
└── 推薦：各封測廠（日月光、長電等）技術白皮書

Level 2（進階）
├── 學習研磨、CMP 的基本物理原理
├── 理解 TTV、SSD、Warpage 等質量引數
├── 瞭解 TAIKO 工藝原理
└── 推薦：DISCO 官網技術資料、ECTC 會議論文

Level 3（專家）
├── 臨時鍵合/解鍵合技術細節
├── 減薄應力建模（Stoney 公式推導）
├── HBM 各代際堆疊結構與減薄規格演變
├── 背面供電（BSPDN）對減薄工藝的新要求
└── 推薦：IEEE ECTC / EPTC 會議論文集、DISCO/ACCRETECH 技術報告

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一句話總結

晶圓減薄是先進封裝的”隱形瓶頸”——它不直接創造算力，但沒有它，HBM 無法堆疊、晶片無法變薄、背面供電無法實現，AI 算力密度的提升將在此斷裂。

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延伸閱讀與來源

1. DISCO Corporation 官網 — TAIKO Grinding 技術介紹、產品線（disco.co.jp）
2. IEEE ECTC（Electronic Components and Technology Conference） — 先進封裝技術年度頂級會議，大量減薄相關論文
3. SEMI（國際半導體產業協會） — 後道裝置市場資料
4. SK hynix / Samsung / Micron HBM 技術白皮書與投資者報告 — HBM 堆疊結構與工藝需求
5. JEDEC 標準 — HBM 規格定義（JESD235 系列）
6. 華海清科招股書/年報 — CMP 裝置國產化視角

📌 宣告：本文中未標註具體來源的數字為行業通用估算值或定性判斷，具體精度請以廠商官方揭露為準。搜尋來源受限（HTTP 403），部分資料依賴領域知識，已儘可能保守表述。