分割槽規劃

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分割槽規劃（Floorplan / Zoning）是在晶片物理設計初期，將整體版圖預先劃分為若干功能、電氣或物理特性各異的“區域”的戰略步驟。它決定了各模組的擺放位置、形狀、電源域和佈線通道，是連線前端邏輯設計與後端物理實現的“第一道物理對映”，直接制約最終效能、功耗、面積（PPA）和良率。

2 3 分鐘產業解釋

隨著 SoC 整合數百億電晶體並同時容納 CPU、GPU、NPU、快取記憶體、模擬/射頻介面和電源管理單元，設計者已不可能對整個晶片進行一次性全域性版面配置佈線。分割槽規劃恰在此時介入——它在一切物理細節展開之前，先將這些“巨塊”模組的大致地盤劃定。 這個過程不只是“畫畫框”，而是一套多約束系統工程：CPU 叢集往往要求最高邏輯密度和最小時序路徑，必須緊貼快取放置並預留給定時鐘樹資源；GPU 單元功耗密度極高，需要分散版面配置以抑制熱點；模擬/射頻區域對襯底噪聲極其敏感，必須用深 N 阱和防護環物理隔離；支援動態電壓頻率調節（DVFS）的各類核心還要劃入獨立電源域，並預先規劃隔離單元與電平轉換器位置。 分割槽規劃的核心價值就在於管理複雜性和提前規避系統級風險。一份優秀的分割槽方案能讓後續版面配置佈線、時鐘樹綜合、電源網路設計等工作事半功倍，從而避免在專案後期出現無法收斂的時序違例、嚴重的電壓降（IR Drop）或區域性佈線擁堵。反之，糟糕的分割槽會在流片前夜迫使團隊大動干戈，甚至導致設計失敗。據行業調研機構 Semienginering 在 2023 年的一項專家訪談估計，先進工藝下因分割槽規劃失誤而引發的返工，可佔到物理設計總時長的 15% 以上 [行業估算]。

3 技術原理

分割槽規劃的本質是一個大規模多目標、多約束的組合最佳化問題。其技術機制可按輸入、演算法、輸出和挑戰分層理解。

輸入與約束建模 設計側輸入包括門級網表（模組間的邏輯連線與層次）、標準單元庫和宏單元的物理尺寸與引腳位置；工藝側輸入來自代工廠的 PDK（包含設計規則、金屬層堆疊、管腳方向性約束等）；設計約束檔案（SDC）定義了時序、時鐘、負載等需求；電源意圖檔案（UPF/CPF）描述了電源域劃分、關斷/隔離策略；此外還需輸入早期功耗估算和熱預算目標。

核心最佳化流程 現代 EDA 工具的處理流程可概括為：

1. 模組聚類：依據連線緊密度、時序關鍵性和功能同質性，將數百萬個標準單元聚合為數百至數千個“軟宏（Soft Macro）”，以降低搜尋空間。
2. 全域性探索：在晶片輪廓內為軟宏與硬宏（如 SRAM、PLL）尋找最佳位置。演算法通過迭代評估當前版面配置的“代價函式”來驅動協同最佳化，典型的代價函式包含：
   • 線長估算（Half-Perimeter Wirelength, HPWL），代表匯流排長；
   • 佈線擁堵預測（基於機率的擁塞模型）；
   • 時序違約懲罰項，使用虛擬緩衝器估算關鍵路徑延遲；
   • 電源網路 IR Drop 估計值（結合早期電源網格 RC 模型）；
   • 熱梯度懲罰項，防止高功耗模組聚集。
3. 數學求解：常用方法包括二次規劃（QP）與啟發式演算法（如模擬退火、遺傳演算法）混合機制。近年來，強化學習（RL）代理被引入，以學習版面配置與最終 PPA 之間的複雜對映。Cadence 在其 Cerebrus 工具中部署了 RL 驅動的宏單元放置引擎（2023 年 DAC 論文發表），以加速高階設計的 floorplan 探索。
4. 分割槽邊界設定：演算法最終輸出各模組的座標位置、佈線通道、電源域邊界以及時鐘域劃分方案，形成 Floorplan DEF 檔案。

關鍵權衡與不確定性 分割槽階段尚未執行詳細布線，所有時序、功耗、熱資料均基於統計模型估算，與實際結果存在誤差。EDA 廠商通過建置機率模型並結合工藝 corner 來管理風險。此外，3D IC 和 Chiplet 架構的興起將分割槽規劃從二維平面拉向三維空間，要求在矽中介層或混合鍵合介面上規劃垂直互連（如 TSV、μbump）的物理位置，並協同考慮多層晶片之間的電源/熱耦合，技術複雜度陡增。新加坡南洋理工大學與台積電在 2023 年 VLSI 研討會上聯合發表的研究表明，3D 分割槽中若未對熱串擾提前建模，峰值溫度可能高出預期 12 °C，凸顯該領域的挑戰。

4 關鍵引數

分割槽規劃質量的評估依賴一組可量化的引數。以下指標通常在設計週期中被反覆測量和最佳化：

引數	定義	典型目標 / 參考範圍	備註
時序裕量 (Timing Slack)	關鍵路徑資料到達時間與時鐘沿捕獲時間的差值	分割槽後 worst negative slack (WNS) 應儘量接近零、最好為正；典型初版可能留有 -5% 至 -10% 的違例，待後端關閉	若 WNS 負值過大，表明模組位置不合理或佈線資源預留不足
佈線擁堵度 (Routing Congestion)	區域性或全域性預估佈線需求與可用佈線資源的比率	全球擁堵峰值< 80%，區域性熱點區域< 95%	通過擁塞熱力圖視覺化，過高的區域程式碼為“紅色”，是重新分割槽的訊號
IR Drop（電壓降）	電源網路從焊盤到標準單元驅動端的靜態和動態電壓跌落	靜態 IR Drop ≤ 3% VDD，動態壓降 ≤ 5% VDD（先進工藝，代工廠建議值）	分割槽階段使用早期網格分析，若預估值超標，需調整電源域大小或加入 power switch
熱密度分佈 (Power Density)	各模組預估功耗與對應面積的比值（W/mm²）	熱點峰值溫度 < 85 °C (結溫)，功率密度避免在相鄰區域超過 150 W/mm² 的集中（取決於封裝散熱）	過高密度的模組需拆分或預留散熱通道
面積利用率 (Utilization)	所有宏單元和標準單元總面積佔晶片輪廓面積的比例	數字邏輯區利用率通常 60%-75%，混合訊號區更低	利用率過高會導致佈線擁堵；過低則浪費矽面積，增加成本
模組間通訊頻寬與延遲	匯流排/跨域介面的平均距離和延遲估算	關鍵跨模組路徑延遲應不超過相應時鐘週期的 30%	需與架構師共同評估，確保介面時序收斂餘地
電源域切換效率	電源域數量、隔離單元及電平轉換器開銷	建議域數量儘可能少，以減少硬體開銷和驗證複雜度	太多電源域會增加物理設計負擔，需與功耗管理策略權衡

注：上述目標範圍均為 2023 年前後先進節點（5nm/3nm）設計實踐的經驗值，具體數值因 PDK 和代工廠要求而異，且基於行業公開技術論文整理，不構成任何商業指導。

5 技術路線

分割槽規劃的技術演進與半導體工藝、設計複雜度以及 EDA 智慧化的提升密切相關。當前主要存在以下技術路線，其適用場景、成熟度和對工具鏈的依賴程度各不相同。

路線	核心理念	代表工具 / 方法	成熟度	當前焦點
功能導向手動/半自動分割槽	基於架構定義，由設計師手工劃定主要模組位置，工具輔助微調	早期版圖編輯工具；現代設計中的頂層規劃仍依賴人工輸入	高（方法成熟）	與 AI 推薦結合，減少人工試錯
多電源域協同分割槽	以 UPF/CPF 為導向，同時規劃數字/模擬電源域、隔離和 level shifter	Synopsys Fusion Compiler 的 UPF 感知 floorplan、Cadence Innovus Power Domain Planner	高	支援多電壓島、動態關斷及複雜的通電順序
熱感知與應力感知分割槽	將熱分析、機械應力模擬反饋到宏放置決策，提前規避熱點和矽應力敏感區	Ansys RedHawk-SC（熱分析）與版面配置工具的協同；台積電 PDK 中的應力規則	中等至高	與 3D IC、Chiplet 多物理場耦合
AI/ML 增強分割槽	使用強化學習、圖神經網路等自動探索最優 floorplan，學習歷史設計模式	Cadence Cerebrus（RL 驅動宏放置）、Synopsys DSO.ai 空間最佳化、Google基於深度學習的晶片版面配置研究	中低至中等，快速演進中	提高預測精度、縮短探索時間、可解釋性
3D 垂直分割槽	面向 2.5D/3D 封裝，同步規劃晶片在多個堆疊層中的三維宏位置、TSV/混合鍵合的版面配置	Cadence Integrity 3D-IC、Synopsys 3DIC Compiler	中等，工具整合度高但設計經驗仍在累積	熱串擾、電源輸送網路（PDN）垂直整合、跨 Die 時序閉合

資料來源：各 EDA 廠商官方白皮書、DAC 2023、ICCAD 2022 會議論文，定性對比不構成任何推薦。

值得指出，無論哪條路線，都越來越強調與多物理場模擬的早期融合。例如，2024 年 1 月 Synopsys 宣佈以約 350 億美元收購 Ansys（來源：Synopsys 2024 年 1 月 16 日新聞釋出），其中一個重要動機就是將 Ansys 的電磁、熱和應力模擬能力深度嵌入 IC 設計全流程，從而讓分割槽規劃從單純幾何分配進化成基於真實物理約束的預測性決策。

6 上游

分割槽規劃環節所依賴的上游輸入和生態供給者主要包括：

1. 資料輸入源頭

• 前端邏輯綜合結果：由 Synopsys Design Compiler / Fusion Compiler 或 Cadence Genus 等工具產出的門級網表，包含了模組層次、巨集定義以及時序斷言。
• 代工廠工藝設計套件（PDK）：台積電、三星、英特爾等提供的高階節點 PDK（如 N5、N3、Intel 3），內含標準單元庫、IO 單元、儲存編譯器產生的硬宏的物理檢視、工藝設計規則以及襯底引數。先進節點 PDK 還包含針對 FinFET 溝道方向約束、多晶矽方向（POLY direction）以及擴散區連續性的要求，直接決定了分割槽可行性。
• 電源與時鐘架構定義：由晶片架構師和系統工程師提供，包括電源域數量、電壓值、關斷策略以及時鐘源分佈。
• 第三方 IP 宏模型：如 Arm 核心、介面 PHY（PCIe、DDR、SerDes）的物理級模型，這些塊通常作為硬宏帶固定形狀和引腳位置，必須被優先擺放。

2. 工具與生態提供商

• EDA 三巨頭：Synopsys、Cadence、Siemens EDA 提供了整合分割槽規劃能力的物理設計平台，它們已將上游資料自動匯入並建置約束模型。
• 多物理場模擬工具廠商：Ansys、Keysight 等為早期熱與電磁分析提供模型和引擎，幫助形成分割槽約束。
• IP 供應商：如 Arm、Synopsys（IP 業務）、Cadence（IP 業務）、Rambus，它們提供的硬宏的時序、功耗模型直接影響分割槽邊的劃定。
• 代工廠：台積電、三星、英特爾在釋出 PDK 的同時，還會提供參考流程（Reference Flow），其中包含針對其工藝的推薦分割槽策略，例如在臺積電 N3 節點中，建議將高速邏輯分割槽限制在一定比例的標準單元行方向內（來源：台積電 2023 技術論壇演示材料）。

上游的緊密耦合是分割槽規劃生命線。一旦 PDK 版本更新或網表發生重大微架構更改，分割槽方案通常需要重新評估，因此現代設計環境要求工具鏈具備高度可追溯的版本管理。

7 下游

分割槽規劃的產出直接驅動整個後端物理實現鏈條，並被眾多籤核和分析工具所消費：

• 版面配置佈線（Place & Route）工具：分割槽規劃輸出的 Floorplan DEF 檔案定義了宏位置和佈線阻擋，是 Cadence Innovus 或 Synopsys IC Compiler II / Fusion Compiler 執行標準單元放置、時鐘樹綜合和詳細布線的起始輸入。任何分割槽邊界的變更都會在 P&R 流程中產生連鎖反應。
• 電源網路設計：電源域邊界、電源開關位置、電源網格結構在分割槽階段初步確定後，將交接給專門的電源網路生成工具（如 DesignWare Power IP、Voltus 等），以完成全域性電源網格、地網和區域性電源連線。
• 籤核級分析工具：分割槽資訊用於約束電壓降分析（RedHawk、Voltus）、時序籤核（PrimeTime、Tempus）、訊號完整性分析、熱模擬（FloTHERM、HeatWave）以及可製造性設計（DFM）檢查。例如，Calibre nmDRC 會根據分割槽邊界檢查防護環、閂鎖效應（latch-up）規則。
• 測試設計（DFT）：掃描鏈的版面配置、壓縮邏輯的放置也會受分割槽影響，現代 DFT 工具（如 TestMAX、Modus）需要與分割槽協同，以最小化測試路徑的繞線。
• 下游設計團隊：後端工程師、物理實現團隊、封裝設計團隊（尤其 Chiplet）均依賴分割槽規劃的輸出作為起始工作目錄。若分割槽質量不高，將直接拉長整個後端迭代週期。

據 EDA 社群在 2023 年設計自動化大會（DAC）上的非正式統計，一個大規模 5nm 網路處理器的物理設計專案，從初始分割槽到最終流片期間，可能會經歷 15~30 次不同程度的分割槽調整，而每次調整引發的後續籤核分析耗時可能多達數小時甚至數十小時（來源：DAC 2023 設計師 track 口頭報告，企業名稱不具）。可見分割槽規劃對下游效率具有巨大的槓桿效應。

8 受益公司

分割槽規劃技術的先進性直接惠及兩類企業：EDA 與 IP 供應商和先進製程晶片設計公司。

EDA 與生態夥伴

• Synopsys（SNPS）：全球 EDA 龍頭之一，2023 財年（截至 2023 年 10 月）營收 58.43 億美元（來源：Synopsys 2023 10-K 年報）。其 Fusion Compiler 平台將分割槽規劃與 RTL 綜合、版面配置佈線深度整合，並通過收購 Ansys 進一步鞏固多物理場協同能力。
• Cadence Design Systems（CDNS）：2023 年全年營收 40.9 億美元（來源：Cadence 2023 年報）。Innovus 實現系統和 Cerebrus 智慧引擎為分割槽規劃提供了機器學習驅動的宏放置與最佳化，尤其受大型 AI/HPC 設計青睞。
• Siemens EDA：隸屬於西門子數字化工業軟體，該部門 2023 財年營收 45 億歐元（來源：西門子 2023 年報），其中 EDA 與 IC 設計部分未單獨揭露。Calibre 物理驗證和 Aprisa 數字實現工具共同支撐了分割槽驗證，但整體在數字高階實現市場份額小於前兩者。
• IP 供應商：Arm、Synopsys 和 Cadence 的 IP 部門均受益於分割槽自動化，因為其高效能硬宏的即插即用依賴標準化分割槽參考流程。
• 國內 EDA 廠商：華大九天（Empyrean）等企業在模擬和混合訊號版面配置方面有積累，部分工具已可支援特定分割槽功能，但在先進數字全流程分割槽規劃方面的市場覆蓋仍有限。

晶片設計公司

• 人工智慧與高效能運算：NVIDIA、AMD、Intel、Google等公司設計的大型 GPU/CPU/TPU 正是分割槽規劃最嚴苛的應用場景。例如，NVIDIA H100 Tensor Core GPU 在臺積電 4N 工藝下整合超 800 億電晶體（來源：NVIDIA 2022 年 GTC 主題演講），其分割槽規劃需要協同管理數百個 SM 單元、HBM 介面和專用多媒體模組，任何一個擁堵熱點都可能導致頻率下降。
• 消費電子巨頭：Apple的 M 系列晶片（如 M2 Ultra）採用 UltraFusion 架構連線兩顆矽片，其分割槽規劃需在每顆裸片內精確排布 CPU/GPU 叢集與高速介面，並在兩片之間對齊 Chiplet 互連微凸點（來源：Apple 2023 年開發者文件）。該設計方式對分割槽工具的跨晶片協同能力提出了新要求。
• 汽車與物聯網：特斯拉的全自動駕駛（FSD）晶片、高通驍龍 Ride 等汽車平台，採用先進節點並集成了安全島、即時處理器與 AI 加速器，分割槽規劃必須符合 ISO 26262 功能安全要求的物理隔離與冗餘。

需說明的是，上述公司作為下游受益者，也反向驅動 EDA 廠商提升分割槽規劃技術，但文中不涉及任何投資建議或股價預測。

9 市場規模

分割槽規劃作為物理設計工具的一個子功能，通常不單獨銷售，因此無法直接測算其獨立市場規模。但其所屬的 EDA 與半導體 IP 市場整體體量巨大，且與先進工藝節點強相關。

根據 ESD Alliance 2024 年 4 月釋出的《Market Statistics Service》報告，2023 年全球 EDA 與半導體 IP 市場總營收達到 170.6 億美元，年增率增長 14.3%。其中，物理設計、驗證與籤核類工具（包含版面配置規劃、佈線、物理驗證、引數提取等）是最大細分領域之一。第三方研究機構 Semienginering 在 2023 年 10 月引用的行業估算認為，這一類別的營收佔比約在 33%38% 之間（來源：行業估算，精確份額公開資料未見）。據此推算，該細分市場規模大約在 5665 億美元區間，分割槽規劃功能分攤佔比雖小，但屬於強需求必選功能。

從增長驅動力來看：

• 先進製程滲透：台積電財報顯示，2023 年第四季度 5nm 及 3nm 製程合計佔其晶圓營收的 50% 以上（來源：台積電 2023 年第四季度法說會）。製程越先進，分割槽規劃的物理約束越苛刻，設計團隊願意投入更多資源。
• Chiplet 與小晶片生態：Omdia 在 2023 年 5 月的報告中預測，全球 Chiplet 處理器市場規模將從 2023 年的 31 億美元增長到 2035 年的 570 億美元。每個 Chiplet 的整合與互連都需要複雜的分割槽和協同規劃，直接帶動相關 EDA 工具需求。
• AI 晶片熱潮：大量 AI 訓練和推論晶片採用 5nm/ 3nm 工藝，設計複雜度遠高於傳統 SoC，這推升了對高效能分割槽最佳化技術的付費意願。

需要指出，上述推算均依賴間接資料與行業估計，分割槽規劃本身的市場容量尚無權威機構單獨統計，所有數字僅供理解產業規模參照，不構成任何商業決策意見。

10 玩家對比

在商用 EDA 市場，提供分割槽規劃能力的主要玩家集中於三大國際巨頭，其產品定位與能力各有側重。

維度	Synopsys Fusion Compiler	Cadence Innovus / Cerebrus	Siemens EDA Aprisa / P&R 工具
核心平台	以 RTL-to-GDSII 融合為目標，分割槽規劃與綜合、DFT、時序收斂深度統一	Innovus 為版面配置佈線核心，Cerebrus 引入強化學習自動最佳化 floorplan	Aprisa 為數字版面配置佈線器，搭配 Calibre 驗證形成協同；在高階分割槽領域多與頭部兩家合作
AI 能力	DSO.ai 空間搜尋用於宏放置最佳化；2024 年推出擴充套件 AI 預測模型（來源：SNUG 2024）	Cerebrus 使用 RL 代理全自動最佳化宏、標準單元版面配置，號稱可減少 floorplan 迭代次數達 10 倍（Cadence 2023 白皮書）	相對起步較晚，2023 年引入部分機器學習輔助佈線擁堵預測
3D IC 支援	3DIC Compiler 整合，支援晶片-中介層-封裝協同分割槽	Integrity 3D-IC 平台，強於點對點協同設計與熱分析	注重與西門子多物理場工具的配合，3D 分割槽驗證能力較強但全流程實現份額較小
客戶典型應用	頂級 GPU、CPU、網路晶片，針對大規模設計籤核	高效能運算、AI 訓練晶片，以及強調留片效率的客戶	中大規模設計、工業、汽車晶片，尤其在混合訊號設計驗證上出色
生態繫結	與 TSMC、Samsung 參考流程高度繫結	同樣與先進代工廠密切合作	在物理驗證上幾乎壟斷，但對數字實現平台依賴合作生態

資料來源：各公司官網、2023-2024 年技術研討會公開材料，功能對比僅描述公開資訊，不構成任何推薦。

此外，值得注意的是，開源專案 OpenROAD 也在積極建置全自動化物理設計流程，其 floorplan 模組集成了基於 TRITON 宏放置器和強化學習外掛，已在多篇學術論文中展示出與商業工具相當的初步效果，可能在未來對中低端市場形成補充，但目前在先進工藝的籤核級應用中仍難以替代商業工具。

11 風險

儘管分割槽規劃技術不斷進步，但從產業和技術本身出發，仍存在幾個關鍵風險：

1. 估算精度瓶頸：分割槽階段的時序、功耗、熱分析高度依賴機率模型，任何模型誤差都可能在後期引發連鎖返工。尤其在新工藝匯入初期，模型不夠成熟，可能導致分割槽方案在籤核階段暴露出嚴重違例。2022 年某大型 GPU 專案就曾因初期熱模型故障，在流片前被迫重新分割槽，導致數月延遲（來源：半導體工程 2023 年匿名案例報道）。
2. 人才稀缺：出色的分割槽規劃工程師不僅需要精通 EDA 工具，還必須理解架構、模擬/射頻、封裝散熱等多領域知識，培訓週期極長。Synopsys 在 2023 年全球使用者調查中指出，具備跨領域物理設計經驗的高階工程師缺口超過 15%，成為專案進度的主要瓶頸。
3. 地緣政治與 EDA 管制：美國 2022 年 10 月頒佈的出口管制新規，限制先進 EDA 工具流向特定中國實體。這可能導致部分設計公司無法使用最新的分割槽規劃工具，被迫使用舊版本或替代方案，進而影響晶片進度與競爭力。這一風險會長期存在。
4. AI 可解釋性與信任度：AI 驅動分割槽雖能產生 PPA 更優的解，但其決策過程的“黑箱”特性讓工程師難以完全信任，尤其在安全攸關的汽車、航空航天晶片中，可解釋性不足可能成為採用障礙。行業正在探索基於圖神經網路的視覺化解釋，但尚未成熟（來源：IEEE TCAD 2023 論文）。
5. Chiplet 標準碎片化：雖然 UCIe 等互連標準正在推進，但不同廠家 Chiplet 間的物理協同分割槽尚缺乏統一的參考流程，不同供應商的工具和代工廠流程易產生相容性問題，增加設計風險。

上述風險均為目前已知的行業挑戰，不代表對任何公司或市場的悲觀預測。

12 誤讀糾偏

誤讀 1：“分割槽規劃只是後端畫個框，誰都能做。” 糾偏：分割槽規劃是前端架構落地的首次物理決策，直接決定最終晶片的 PPA 上限，甚至會影響可製造性和可靠性。一個錯誤的高層次分割槽可能在物理實現後期造成無法收斂的時序、嚴重的 IR 壓降，僅靠後端修補幾乎不可能。

誤讀 2：“AI 將完全取代人工分割槽規劃。” 糾偏：AI 是一個強大的協同飛行員，能加速收斂且探索人類不易想到的版面配置，但它目前仍無法替代資深工程師對架構意圖、特殊 IP 定製需求以及風險權衡的經驗判斷。人機協作才是可預見的未來。

誤讀 3：“分割槽規劃只關心數字標準單元。” 糾偏：混合訊號 SoC 中，模擬/射頻模組、電源管腳、ESD 保護網路、甚至 MEMS 感測區域都需要專屬分割槽。它們的隔離要求遠比數字邏輯嚴格，襯底噪聲耦合、閂鎖風險、匹配精度等都需要專門的分割槽策略。忽視這點會導致晶片效能嚴重下降甚至功能失效。

誤讀 4：“代工廠給出了參考流程，照做即可，不需要自己創新分割槽。” 糾偏：參考流程是基礎，但每個晶片的微架構、時鐘策略和功耗目標獨一無二。直接套用參考分割槽而不結合晶片自身特性進行定製，往往會犧牲大量 PPA，無法達到設計的最優表現，高階晶片市場尤其如此。

13 最新事件

• Synopsys 收購 Ansys（2024 年 1 月）：Synopsys 宣佈以約 350 億美元收購模擬與多物理場巨頭 Ansys（來源：Synopsys 官方新聞稿）。這是 EDA 行業迄今最大一筆併購，意圖將電磁、熱及應力分析原生整合到設計流程中，這將推動分割槽規劃向真實物理約束驅動的演進。
• 台積電 N3E 工藝設計與分割槽指南更新（2023 年）：台積電在 2023 年技術論壇上強調，N3E 節點下 FinFET 方向限制和電源輸送要求更加嚴格，建議設計團隊提前採用熱與 IR Drop 感知分割槽，晶片邊緣區域要額外留出應力釋放空間（來源：台積電 2023 北美技術論壇資料）。
• Chiplet 設計加速推動分割槽工具創新（2023-2024）：AMD 在 ISSCC 2024 上展示了採用 3D V-Cache 的處理器，其分割槽規劃必須精確對齊兩個晶片層的快取記憶體宏。同時，Intel 在 2023 年釋出的 Meteor Lake 處理器使用 Foveros 封裝，需要將多個小晶片的電源域和時鐘域進行跨 Die 分割槽協同。
• AI 驅動分割槽取得新突破：在 2023 年 DAC 會議上，Cadence 展示了使用 Cerebrus 強化學習進行 floorplan 探索，聲稱針對一個 5nm AI 加速器可將關鍵路徑 WNS 改善 15% 的同時，工程時間縮短三分之一（來源：DAC 2023 論文集）。Synopsys 則在 2024 年 SNUG 大會上揭露，DSO.ai 的空間最佳化可自動生成滿足多場景約束的分割槽方案。
• 華大九天與國內 EDA 進展（2023 年）：華大九天在 2023 年報中揭露，其模擬全流程設計平台已支援部分版圖規劃功能，同時數字版面配置佈線工具在特定工藝節點開始客戶試用，但距離支援 16nm 以下大規模 SoC 分割槽尚需時日（來源：華大九天 2023 年報）。

14 追蹤指標

欲追蹤分割槽規劃技術的產業脈絡，可重點關注以下指標：

• EDA 行業財務指標：Synopsys、Cadence 季度財報中“數字 IC 設計與籤核”產品線的增長率，以及合同積壓（RPO）中先進節點專案比例。
• 代工廠先進營收佔比：台積電、三星 5nm/3nm 及以下製程佔晶圓營收比例（台積電季度法說會），反映高階設計需求強弱。
• EDA 工具 AI 功能採納率：三大 EDA 廠商在公開活動中揭露的 AI 驅動設計數量（Synopsys 曾揭露 DSO.ai 已促成 300+ 商業設計流片，2023 年資料），這反映智慧化分割槽的滲透速度。
• 學術成果：DAC、ICCAD、ISPD 等頂級會議中 floorplan/placement 相關論文數量及 OpenROAD 等開源專案星標增長趨勢，可窺見技術熱點。
• 3D/Chiplet 設計數量：UCIe 聯盟會員增長及公開的 Chiplet 流片案例（AMD、Intel、Apple等官方釋出），預示需要更復雜分割槽工具的應用。
• 人才市場：招聘網站（如 LinkedIn、Glassdoor）上“物理設計工程師”崗位要求中，對 AI 輔助分割槽、3DIC 設計經驗的提及頻次。

注意：以上指標是觀察行業趨勢的側面參考，並非市場預測或投資決策依據。

15 信源

為確保資訊可溯源，核心資料參考如下：

• 學術期刊與會議：IEEE Transactions on CAD (TCAD)， ACM/IEEE Design Automation Conference (DAC)， International Conference on Computer-Aided Design (ICCAD)， International Symposium on Physical Design (ISPD)。
• 行業報告與協會：ESD Alliance, Market Statistics Service， 2024 年 4 月；Omdia, Chiplet Forecast Report， 2023 年 5 月；Semienginering， 多種專題文章與行業估算。
• 企業公開資訊：Synopsys 2023 10-K 年報及 2024 年 1 月併購公告；Cadence 2023 年報及 Cerebrus 技術白皮書；台積電 2023 年技術論壇簡報；Apple 晶片架構文件（2023）；NVIDIA GTC 2022 主題演講；Intel Architecture Day 2023 演示；華大九天 2023 年度報告。
• 技術