7nm 節點

3 秒看懂

7nm製程是半導體行業進入“後摩爾定律時代”的第一個關鍵高效能節點，標誌著 FinFET（鰭式場效應電晶體）技術的成熟巔峰，為 AI 算力爆發奠定了晶片工藝基礎。其核心是通過三維電晶體結構和精細化光刻，在同等功耗下實現效能提升，或在同等效能下大幅降低功耗，同時帶來電晶體密度的顯著提升和晶片面積縮小。該節點至今仍是眾多高效能運算與消費電子晶片的“甜蜜點”工藝。

3 分鐘產業解釋

“7nm”不是一個精確的物理尺寸，而是一個代表技術世代的商業與營銷統稱。它源於電晶體中關鍵結構（如鰭片寬度、金屬互連間距）的等效縮放。真正革命性的是，台積電、三星等代工廠在此節點大規模採用成熟的多重曝光技術（如自對準雙重/四重圖案化 SADP/SAQP）和FinFET 結構，系統性地解決了晶片在 20nm 以下製程遇到的嚴重漏電和短溝道效應。同時，業界在後段工藝（BEOL）中開始區域性採用鈷（Co）、釕（Ru）等新材料，以解決銅互連在極限微縮後電阻急劇上升的物理瓶頸。

這使得晶片設計師能夠在手機SoC（如麒麟 980、Apple A12 Bionic）、AI 加速卡（如輝達 A100 GPU 的部分衍生型號）、PC 處理器等產品中，整合數十億甚至上百億電晶體，同時將發熱和功耗控制在可接受的範圍。7nm 是高效能運算（HPC）和資料中心晶片從“夠用”走向“能效比領先”的分水嶺，催生了第一波大規模商業化的 AI 訓練和推論部署浪潮，也是半導體先進製程中生命週期最長的“常青樹”節點。

技術原理（最深，講機制+關鍵引數）

7nm FinFET 的核心技術機制是通過三維立體溝道結構，極大地增強了柵極對電流的控制能力，從而在縮小特徵尺寸的同時有效抑制漏電。

FinFET 結構示意 (截面檢視):

      源極 (S)         柵極 (G)         漏極 (D)
        |                |                |
        |                |                |
        |    +---------------------+    |
        +----+      柵氧化層        +----+
             |   (High-k材料)       |
             |                     |
        +----+---------------------+----+
        |          鰭片 (Fin)           |
        |  (矽， 典型高度 ~50nm[行業估算]，  寬度 ~7-10nm[行業估算]) |
        +----+---------------------+----+
             |                     |
             +--------+    +-------+
                      |    |
                    淺溝槽隔離 (STI)

1. 柵控能力與短溝道效應抑制：柵極從三面包裹鰭片，相比平面電晶體僅單面控制，其本徵柵控能力呈倍數級提升。這允許設計者使用更短的物理柵極長度 (Lg) 而不會導致嚴重的漏電。7nm 工藝的物理柵極長度通常在 15-20nm 範圍[行業估算]。
2. 鰭片數量與驅動電流：電晶體的驅動能力 (Ion) 與鰭片高度與數量 (Nfin) 成正比。設計標準單元庫提供 Nfin=1, 2, 3 等多種選項，精細的鰭片數量選擇是實現多閾值電壓庫和效能/功耗精細調節的基礎。
3. 金屬間距（Metal Pitch, MP）：此引數是衡量工藝密度的核心硬指標。7nm 節點的關鍵連線金屬層（如 M1/Mint）間距約在 36-40nm 範圍[行業估算]，遠小於 10nm 節點的 48-52nm[行業估算]。
4. 多重圖案化與對準精度：DUV 多重曝光需要多次極其精確的套刻，套刻精度（Overlay）誤差控制的容錯視窗被壓縮到奈米甚至亞奈米級別，這是決定晶圓良率的核心工藝挑戰之一。

關鍵引數

1. 效能（Performance）：在相同功耗下的最大運算頻率提升。例如，典型 7nm 處理器的主頻可穩定推升至 2.8 GHz 以上，遠超同級 10nm 或 14nm 產品[基於產品公開資料的估算]。
2. 功耗（Power）：在相同效能下的能耗降低，直接影響移動裝置續航和資料中心散熱成本。台積電曾宣佈其 N7 相比 16nm 同頻功耗可降低約 60%[來源於廠商技術論壇公開資料]。
3. 電晶體密度：單位面積內的電晶體數量（MTr/mm²）。7nm 節點的峰值邏輯電晶體密度約在 80-100 MTr/mm² 區間[行業估算]，相比 10nm 節點有顯著的代際提升。
4. 良率成熟度：不同於 5nm 以下的早期爬坡，7nm 經過長週期生產最佳化，缺陷密度通常處於非常低的水平，這是其成為高性價比常青工藝的核心保障。公開資料未見各廠最新的 D0 (缺陷密度) 具體數值。
5. 經濟性指標：從 7nm 開始，單片晶圓製造成本急劇增加，設計複雜度導致的一次流片費用高昂，但平攤到每個電晶體上的成本下降趨勢在歷史上首次出現顯著放緩。

技術路線

技術代際演進與定位

• 技術前驅 (2012-2015)：22nm/14nm/16nm 節點是 FinFET 的第一代應用試驗場。22nm（英特爾，2011年）是全球首個引入 FinFET 電晶體的節點。台積電、三星緊隨其後在16/14nm節點上完成FinFET量產爬坡。
• 7nm 誕生與爆發 (2017-2018)：台積電 N7 與三星 7LPP 率先量產，成為首代能在移動與 HPC 領域全面碾壓前代節點的 FinFET 工藝。這也是 DUV 光刻技術的極限發揮。
• EUV 引入與細分 (2019-2021)：進入改良期，台積電推出 N7P（仍基於DUV的效能增強版）及 N7+（首次在關鍵淺層互連層引入 EUV 光刻），大幅簡化了多重曝光流程。三星的 7LPP+ 路線與此類似。同時出現了光罩層最佳化後的“6nm”節點，本質屬於 7nm 家族的半代增強。
• 長尾與平台化 (2022至今)：7nm 工藝平台成為長週期產品（汽車電子、工業控制、中端 AI、物聯網）的核心。因其擁有極其成熟且豐富的第三方 IP 庫、穩定的良率和最適合的成本結構，該節點與技術生命極長，與 28nm 一同構成了全球晶圓代工成熟製程與先進製程之間的中流砥柱。

技術路線量化對比

特性維度	7nm (典型DUV)	7nm (EUV增強版， N7+)	10nm (FinFET)	5nm (EUV全面匯入)
電晶體結構	FinFET	FinFET	FinFET	FinFET
關鍵層光刻	193i DUV + 多重曝光	EUV 引入部分關鍵層	DUV + 多重曝光	EUV 廣泛多層使用
最小金屬間距 (估算)	~36-40nm [行業估算]	~36-40nm [行業估算]	~48-52nm [行業估算]	~28-30nm [行業估算]
邏輯密度提升度	基準 (vs. 10nm: ~1.6-1.8x [行業估算])	較 DUV 版再提升 ~10-15% [行業估算]	基準	vs. 7nm: ~1.8-1.9x [行業估算]
效能/功耗增益 (典型宣稱)	vs. 10nm: 效能+20% / 功耗-40%	vs. 7nm DUV: 效能+10% / 功耗-15%	vs. 14/16nm: 效能+15% / 功耗-30%	vs. 7nm: 效能+15% / 功耗-30%
製造成本與複雜度	極高 (多重曝光工序繁重)	高 (EUV裝置昂貴，但步驟簡化)	高	極高 (EUV層數多，單晶圓成本高昂)
應用場景	旗艦手機SoC， 初代AI/HPC晶片	高階手機SoC， GPU	已基本退出主流手機市場	旗艦手機SoC， 高階AI/HPC訓練晶片
注：表中百分比提升值與密度數值均基於廠商技術釋出會與公開分析機構的行業估算，各廠家因設計與實現不同會存在差異。

上游

7nm 工藝的製造需要全球最頂尖的裝置、材料與 IP 許可協同支撐，上游供應鏈壁壘極高。

• 核心裝置製造：
  • 光刻機：DUV 浸沒式光刻機 (ASML NXT 系列) 與 EUV 光刻機 (ASML NXE:3400B/C 等)，ASML 處於絕對壟斷地位。
  • 刻蝕與薄膜沉積：高深寬比刻蝕、原子級薄膜沉積裝置由應用材料 (AMAT)、科林研發集團 (LRCX)、東京電子 (8035.T) 主導。
  • 過程控制與量測：科磊 (KLA) 的套刻誤差量測與缺陷檢測裝置是維持 7nm 良率的關鍵。
• 原材料生態：
  • 光刻膠與顯影液：東京應化、JSR、信越化學等日系廠商佔據高階 7nm 光刻膠絕對市場份額。
  • 特殊氣體與耗材：高純度氟化物、金屬有機前驅體、鈷/釕濺射靶材等。
  • 大矽片：信越化學、SUMCO 等日系廠商以及環球晶圓供應的 300mm 極高平整度矽晶圓。
• IP 與 EDA 基石：台積電、三星 7nm 平台的 IP 生態均由 ARM (Core IP)、新思科技 (Synopsys, Interface IP)、益華電腦 (Cadence， 設計工具與 IP) 等聯手建置。

下游

下游由直接客戶（晶片設計公司）與終端應用市場構成，高度依賴 7nm 提供的能效平衡。

• 晶片設計端 (直接客戶)：
  • 移動消費類：Apple (A12/A13 等)、高通 (驍龍 855/865)、聯發科 (天璣 1000 系列)、華為海思 (麒麟 980/985/990)。
  • HPC與圖形處理器：AMD (銳龍 3000/4000， MI 系列加速卡)、輝達 (Ampere 架構部分高階遊戲與資料中心卡)。公開資訊顯示，輝達採用 7nm 家族工藝的產品涵蓋大量中端至高階獨立 GPU。
  • 特定功能與汽車類：賽靈思 (部分 7nm FPGA)、Mobileye 等汽車 ADAS 晶片。
• 終端應用場景：
  • 智慧手機：當前市面上大量中高階 4G/5G 手機的 SoC 仍出自 7nm 或衍生自該工藝平台。
  • 資料中心：HPC 伺服器 CPU、AI 推論加速卡、智慧網絡卡基本以 7nm 為能效基準線。
  • 汽車電子：2020年-2024年間，多款智慧座艙與 ADAS (高階駕駛輔助系統) 域控制器晶片基於 7nm 工藝平台設計，以求達到車規級散熱與功能安全平衡。

受益公司

本部分基於產業邏輯梳理公司角色，不作為任何形式的買賣建議。

• 製造端關鍵廠商：
  • 台積電 (TSM/2330.TW)：7nm 家族營收曾連續多年佔總營收約三成[源於其年度財報的製程拆分]，定義了該節點的全球技術與產能標杆。
  • 三星電子 (005930.KS)：全球唯二具備 7nm 級別 EUV 量產能力的綜合供應商，一度承接高通、自家 Exynos 及部分外部 HPC 訂單。
• 設計與終端巨頭：Apple (AAPL)、AMD (AMD) 通過率先全面採用台積電 7nm 工藝，實現了在手機及 PC 市場份額的跨越期；輝達 (NVDA) 則在 7nm 上鞏固了其 AI 訓練與推論的霸主地位。
• 裝置與IP基石：
  • ASML (ASML)：7nm+ 開始匯入的 EUV 裝置使其進入壟斷紅利期。根據其歷年公開財報，EUV 系統營收佔比隨先進製程推進持續攀升。
  • ARM、Synopsys、Cadence：通過 7nm 龐大的 IP 授權及 EDA 工具升級浪潮獲得持續性營收增長。

市場規模

• 營收貢獻度：根據集邦諮詢 (TrendForce) 在 2022-2023 年的季度追蹤報告，全球晶圓代工營收中，7nm/6nm 單一節點的貢獻佔比長期穩定在 10%-14% 區間，是創造千億美元級市場的核心驅動工藝節點之一。
• 產能版面配置與投資規模：以台積電中科及南科的生產基地為例，一條具備經濟規模的 7nm 產線（月產能 3-4 萬片晶圓）的建廠及裝置總投入輕易超過 100 億美元，這構築了極高的資本壁壘。
• 需求長尾量：公開資料顯示，即便在 3nm 進入量產、5nm 成為主力的 2024 年，由於汽車晶片、中端移動 AP 與網路處理器的全面釋出，全球 7nm 產能利用率仍維持在健康水位，並未因製程迭代而被閒置。

玩家對比

台積電 vs. 三星 (7nm 製程競合)

維度	台積電 (N7 / N7P / N7+)	三星 (7LPP)
技術策略	漸進務實，先用 DUV 極致最佳化，再區域性引入 EUV	相對較早激進地在 7nm 就嘗試引入 EUV 以簡化流程
效能與能效	被業界公認為擁有更優的能效曲線與較高實際執行頻率，PPA 領先	初期受制於初始良率與電晶體漏電控制，能效比稍遜於競品
關鍵市場份額(2019-2021)	佔據全球 7nm 有效產能的絕大部分，幾乎包攬全球主流手機與 HPC 旗艦晶片訂單	集中在自家 Exynos、部分高通訂單以及少量外部挖礦/HPC 晶片
生態系統深度	擁有極為完備的第三方 IP 驗證庫、成熟設計規則，大幅降低客戶匯入期	EDA 支援與第三方 IP 生態相對較為單一，更多以自家 ASIC 協同為主
請注意：上述結論基於 2018-2023 年間市場公開分析，三星 5nm 以下的 EUV 經驗積累在其後續節點得到顯著改善。

風險

1. 成本剛性不可逆：7nm 的 DUV 多重曝光涉及幾十道核心工序，且 EUV 增強版本的裝置與光罩費用極其高昂，使得單片晶圓成本下降空間幾乎被封死。
2. 結構性需求分流：當 5nm/4nm 進入成熟放量期後，原本處於最高階消費電子（如旗艦手機 AP）的晶片會率先向更先進工藝遷移，使得 7nm 客戶群逐漸向非旗艦類和利基市場下沉，可能拉低單片晶圓平均售價。
3. 地緣政治供給割裂：由於 7nm 具備軍民兩用的 AI 與加密計算潛力，相關製造裝置、EDA 技術對特定區域的出口受到多國管制，這限制了部分代工廠的擴產和技術獲取，形成產能的物理隔離。
4. 第二代 FinFET 技術瓶頸：5nm 以下節點均為某種意義上的 7nm 物理演進，但 7nm 本身的矽基 FinFET 結構在對抗基礎物理漏電方面已無進一步微縮的實質空間。

誤讀糾偏

1. 誤讀：“‘7nm’代表晶片內電晶體或金屬線條的實際寬度是 7 奈米。”
   • 糾正：這是目前存在的最普遍誤解。現代半導體工藝命名體系在 22nm 之後已與物理尺寸完全脫鉤。7nm 是一個行業代際的商業營銷標籤，指代相對於 10nm 的一組 PPA（效能、功耗、面積）綜合提升指標。實際晶片中核心的鰭片寬度、最緊密金屬間距均遠大於 7nm。
2. 誤讀：“7nm 技術因為 3nm 與 5nm 的出現已經被淘汰，屬於‘落後’產能。”
   • 糾正：極度錯誤的認知。7nm 是半導體史上最成功的高效能長壽命平台之一。因其在絕對效能（足以跑滿主流需求）、散熱功耗與單位電晶體成本三者間取得了極佳平衡，它在汽車電子、中高階消費電子、工業 AI 邊緣計算等海量市場中仍是不二之選。先進製程負責探索頻率與能效上限，7nm 負責承載廣泛商業基礎，雙方並非簡單替代關係。
3. 誤讀：“任何公司的 7nm 工藝都具備同樣的技術能力。”
   • 糾正：不同代工廠即便同稱 7nm，電晶體實現細節、標準單元庫完善度與後端金屬層設計存在實質性差距。台積電的 N7 與三星 7LPP 在 IP 相容度、實際流片後的最高頻率和動態漏電流互有長短，晶片設計無法直接將一家的版圖無損遷移至另一家，必須做針對性移植與重調，二者在 EDA 工具鏈上的體驗亦有顯著分化。

最新事件

此部分基於該節點近期的市場動態梳理，時效性截至 2025 年初。

• AI 推論長尾需求的拉動 (2024 年末至今)：隨著邊緣 AI 裝置與輔助加速卡市場興起，大量 7nm 中端 GPU 和 ASIC 的流片量出現反彈。多家二線設計服務公司公開提到 7nm 製程的多專案晶圓 (MPW) 排期在 2024 年底達到滿負荷狀態。
• 成熟製程光罩合封技術普及：為了在不使用昂貴 5nm 的情況下提升晶片整體效能，先進封裝 (如 Chiplet) 催生了將 7nm 作為計算核心，搭配 12nm/22nm 作為 I/O 核心的異構架構，這種在 2024 年爆發的設計哲學極大地穩固了 7nm 的計算基座地位。
• 中國大陸產線技術進展：根據 TechInsights 等機構的拆解報告，中國境內代工廠已研發出非美線路徑下的 7nm 級別工藝技術，並在特定商用手機 SoC 上實現由本地設計加本地生產的閉環。
• 汽車巨頭鎖定長單：恩智浦 (NXP)、意法半導體 (ST) 等頭部汽車晶片商，已在近期財報電話會中透露正在將高算力車身閘道器與即時處理器逐步遷移至 7nm 平台，並簽訂了跨越至 2030 年的長期產能保障協議。

追蹤指標

• 高頻硬資料：
  • 每月臺積電等主要代工企業公佈的營收額中 7nm/6nm 工藝的營收佔比波動。
  • ASML 季報中關於 ArF 浸沒式光刻機 (DUV) 的訂單積壓量，作為 7nm 長尾需求擴張的先行驗證指標。
• 工藝與良率訊號：
  • 台積電/三星/中芯國際公開的技術論文 (IEDM, VLSI Symposium) 提及 7nm 衍生工藝效能提升的幅度。
  • 產業鏈調研機構揭露的特定節點產能利用率與流片排期週期指數。
• 產業競爭動態：
  • 聯發科、高通中端處理器平台（非旗艦系列）製程升級的決策節點，若長期滯留 7nm/6nm 則代表該節點生命力強勁。
  • 汽車晶片及工業 MCU 釋出時是否明確提及基於 7nm 平台規劃。

信源

1. 廠商財報與法說會：台積電 (TSMC)、三星電子 (Samsung Electronics)、ASML 的季度業績報告與產業鏈新聞，是獲取產能與營收佔比的首要權威來源。
2. 市場分析機構報告：集邦諮詢 (TrendForce) 針對每季晶圓代工節點佔比的深入追蹤；TechInsights 對實際晶片物理結構的逆向分析與深度工藝比對。
3. 專業媒體與技術社群：WikiChip 對先進邏輯製程的標準化對比分析；Semianalysis 對晶圓成本模型與製造策略的定量測算；AnandTech/IEEE Spectrum 的深度技術架構評測。
4. 頂級學術文獻：IEEE International Electron Devices Meeting (IEDM) 與 Symposium on VLSI Technology and Circuits 公開發表的論文，涵蓋器件物理、新材料匯入的相關確切公告。