原子層刻蝕（Atomic Layer Etching, ALE）
3 秒看懂
ALE = 半導體制造中的”原子級橡皮擦”。 每個工藝迴圈只精確移除一個原子層（或亞奈米級薄膜），通過自限制化學反應實現逐層可控去除——精度遠超傳統連續刻蝕，是先進製程晶片製造的必備工藝之一。
3 分鐘產業解釋
為什麼 ALE 突然變得重要？
半導體制造工藝發展到先進節點（5nm、3nm 及以下），電晶體結構的特徵尺寸已經進入個位數奈米量級。傳統反應離子刻蝕（RIE/CCP/ICP）是一種”連續去除”過程——刻蝕劑持續轟擊晶圓表面，速率由功率、氣體流量、壓力等引數宏觀控制。當結構尺寸從幾十奈米縮小到幾奈米時，哪怕是 1-2nm 的刻蝕偏差，對器件效能的影響都可能是災難性的。
ALE 的核心價值： 它將”連續刻蝕”拆解為”逐迴圈、自限制”的離散操作。每個迴圈只移除極少量材料（典型目標為單個原子層，約 0.1-0.5 nm/cycle，具體取決於材料體系），使得工藝工程師能夠以前所未有的精度控制最終輪廓。
在 AI 晶片產業鏈中的位置
AI 晶片（GPU、AI 加速器、HBM 儲存堆疊）依賴最先進製程節點，而這些節點的量產離不開 ALE 工藝。具體而言：
- 邏輯晶片（如 AI 訓練/推論 GPU）：FinFET 的鰭片（fin）精修、柵極圖案化中的關鍵尺寸（CD）微調、spacer etch 的精確控制均需 ALE 參與
- 儲存晶片（如 HBM 中的 DRAM）：深溝槽/柱狀電容的高深寬比刻蝕越來越依賴 ALE 的各向同性/各向異性精確控制
- 先進封裝：部分封裝工藝中對薄膜的精密去除也開始引入 ALE
換句話說：沒有 ALE，就沒有先進製程；沒有先進製程，就沒有高效能 AI 晶片。
15 分鐘專家深入
ALE 的工藝本質
ALE 的技術本質可以用一句話概括：將化學刻蝕反應拆解為兩個（或多個）自限制子步驟，迴圈執行，實現原子層精度的材料去除。
一個標準 ALE 迴圈包含：
┌─────────────────────────────────────────────────────────┐
│ 一個 ALE 迴圈 (1 Cycle) │
│ │
│ Step A: 表面改性 (Surface Modification) │
│ ────────────────────────────────────── │
│ • 通入反應氣體（如 Cl₂、HF、BCl₃ 等） │
│ • 與表面最外層原子發生化學吸附/反應 │
│ • 形成改性層（如氯化層），反應自限制於已改性表面 │
│ • 多餘反應物被惰性氣體吹掃清除（purge） │
│ │
│ Step B: 改性層去除 (Removal / Activation) │
│ ────────────────────────────────────── │
│ • 通過離子轟擊（低能 Ar⁺ 等）或熱啟用方式 │
│ 選擇性去除已改性的薄層 │
│ • 轟擊能量精確控制在只夠移除改性層 │
│ • 殘餘產物和多餘物種被清除（purge） │
│ │
│ → 每迴圈去除量：約 0.1 - 0.5 nm（材料/工藝依賴）[行業共識] │
│ → 迴圈次數決定總去除深度 │
└─────────────────────────────────────────────────────────┘兩種技術路線
ALE 從啟用方式上分為兩大技術路線：
| 維度 | 等離子體輔助 ALE（Plasma ALE / PE-ALE） | 熱 ALE（Thermal ALE） |
|---|---|---|
| 去除步驟能量來源 | 低能離子轟擊（偏壓控制離子能量） | 純熱能驅動化學反應 |
| 各向異性 | 可實現各向異性（離子方向性決定） | 天然傾向各向同性 |
| 典型應用場景 | 精密圖形刻蝕（FinFET fin trim、spacer etch）、需要方向性的場景 | 高深寬比結構的均勻覆蓋去除、3D NAND/DRAM 中的 conformal etch |
| 反應物舉例 | Cl₂ 吸附 + Ar⁺ 轟擊（Si-ALE 經典體系） | HF + Sn(acac)₂ 氟化-配體交換路線（氧化物 Thermal ALE） |
| 工藝複雜度 | 等離子體源 + 精確偏壓控制 | 純 CVD/ALD 類反應腔即可，無等離子體 |
| 商業成熟度 | 較高，已量產用於先進邏輯節點 | 相對較新，量產應用仍在拓展中 |
注： Plasma ALE 是當前先進邏輯製造中更為成熟和廣泛使用的技術路線；Thermal ALE 因各向同性特徵在 3D 儲存和特殊材料去除中有獨特價值，但整體商業化階段相對較早。
與相關工藝的關係
增材方向 ◄─────────── 製造工藝光譜 ───────────► 減材方向
| |
ALD (原子層沉積) ALE (原子層刻蝕)
| |
· 自限制表面反應 · 自限制表面反應
· 逐層新增材料 · 逐層去除材料
· 一個迴圈 ≈ 一個原子層 · 一個迴圈 ≈ 一個原子層
· 精度: 亞奈米 · 精度: 亞奈米
| |
└──────────── 互為"映象工藝" ─────────────┘
傳統刻蝕 (RIE/ICP/CCP)
· 連續過程，非自限制
· 速率由等離子體功率/氣體流量/時間宏觀調控
· 典型精度: 數奈米
· 產量高，但控制精度有限ALE 與 ALD 的對稱性： 兩者共享自限制表面反應的核心化學原理——ALD 是逐層沉積（增材），ALE 是逐層去除（減材）。事實上，部分 ALE 工藝的化學機理直接借鑑了 ALD 領域對錶面化學的深入理解。
技術原理（機制深度解析）
自限制反應的熱力學與動力學基礎
ALE 的靈魂是”自限制”（self-limiting）。理解這個概念需要回到表面化學基本原理：
Step A（表面改性）的自限制機制：
反應氣體分子 A
↓ 吸附
晶圓表面 ──── M─M─M─M─M── (M = 目標材料原子)
↓
A 與最外層 M 反應：M(s) + A(g) → M─A(s)
↓
已改性的 M─A 層阻斷了 A 向更深層擴散
→ 反應在表面飽和後自然停止
→ "自限制"的本質：反應產物鈍化了進一步反應
類比：鋁在空氣中自然氧化 → 氧化鋁層阻止進一步氧化
（自限制氧化的經典例子）Step B（去除步驟）的自限制機制（以 Plasma ALE 為例）：
低能離子 Eᵢ 轟擊已改性表面
↓
當 Eᵢ 選擇在以下能量範圍時：
E_bond(M-A) < Eᵢ < E_bond(M-M 或 M-基底)
→ 離子能量足以打斷 M─A 鍵（移除改性層）
→ 但不足以打斷 M─M 鍵或 M 與基底的鍵合
→ 去除在改性層耗盡後自然停止
→ 再次"自限制"關鍵引數：離子能量視窗（Ion Energy Window）
去除速率
(Å/cycle)
│
可接受 │ ╱──── 過度刻蝕
範圍 │ ╱ (損傷基底)
▲ │ ╱
│ │╱ ← "理想 ALE 視窗"
│ ╱ │
────╱────│──────────── 離子能量 Eᵢ (eV)
↑ │ ↑
閾值能量 自限制 損傷閾值
E_threshold 視窗上限這個”ALE 視窗”（ALE window）是工藝開發的核心：離子能量必須足夠高以移除改性層，但又必須足夠低以避免損傷未改性的下層材料。視窗越寬，工藝越魯棒。
ALE 視窗的具體寬度取決於材料體系和化學方案，不同工藝差異顯著——需參考具體工藝的實驗資料，此處不做泛化數字。
Plasma ALE 經典案例：矽的氯基 ALE
這是 ALE 文獻中最經典、被研究最充分的體系：
=== Si ALE: Cl₂ 吸附 + Ar⁺ 轟擊 ===
Step A: 氯化（Chlorination）
Si(s) + Cl₂(g) → Si─Cl(s)
· Cl₂ 分子在 Si 表面化學吸附
· 形成約 1 個單層的 Si─Cl 鍵
· 飽和後，多餘的 Cl₂ 不再反應 → 自限制
· Purge: 惰性氣體吹掃殘餘 Cl₂
Step B: 離子輔助去除（Ion-assisted removal）
Ar⁺ → Si─Cl(s) → SiClₓ(g)↑ （揮發性產物脫附）
· 低能 Ar⁺（約數十 eV 量級）轟擊
· 僅打斷 Si─Cl 鍵，形成揮發性 SiClₓ 去除
· 改性層耗盡後，去除自然停止 → 自限制
· Purge: 清除揮發性產物
→ 每迴圈去除 ≈ 1 原子層 Si（~0.1-0.2 nm/cycle 量級）
→ 迴圈 N 次 → 去除 N 個原子層Thermal ALE 機制舉例
熱 ALE 無需等離子體，去除步驟也依賴純化學反應。一個被廣泛研究的路線是氟化-配體交換機制（針對金屬氧化物）：
=== 金屬氧化物 Thermal ALE 示意 ===
Step A: 氟化（Fluorination）
M─O(s) + HF(g) → M─F(s) + H₂O(g) [示意]
· HF 將表面氧化物轉化為氟化物
· 自限制於最外層
Step B: 配體交換去除
M─F(s) + 有機配體(g) → M─配體(g)↑ [揮發性產物]
· 如使用 Sn(acac)₂ 等有機金屬化合物
· 與表面氟化物反應，形成揮發性配合物
· 僅作用於已氟化層 → 自限制
→ 各向同性（無離子轟擊方向性）
→ 適合 3D 結構的 conformal 材料去除技術演進史
| 時期 | 關鍵里程碑 | 備註 |
|---|---|---|
| 1980s | ALE 概念萌芽，早期學術研究 | 與 ALD 概念幾乎同期出現，但商業進展遠慢於 ALD |
| 1990s-2000s | ALE 長期處於實驗室階段 | 製造精度需求尚未達到 ALE 必須介入的程度；RIE 足以滿足 |
| ~2010-2015 | 14nm/16nm FinFET 量產，ALE 研發重新加速 | FinFET 鰭片精修（fin trim）對亞奈米刻蝕精度的需求推動 ALE 走出實驗室 |
| ~2015-2018 | 裝置廠商推出商用 ALE 模組 | Lam Research、Applied Materials、Tokyo Electron 等先後推出量產級 ALE 裝置 |
| 2018-2022 | 7nm / 5nm / 3nm 節點量產，ALE 進入大批次製造（HVM） | ALE 從”可選”變為先進製程的”必備”工藝步驟；步驟數持續增加 |
| 2023-至今 | Gate-All-Around（GAA）/ nanosheet 架構推進，ALE 需求進一步提升 | nanosheet 釋放（release etch）等新步驟對各向同性精密刻蝕提出新要求；ALE 步驟數在先進節點中顯著增加 [行業共識] |
關鍵趨勢： 每一代先進節點中，ALE 的工藝步驟數在增加。[行業共識] 這是因為隨著器件結構 3D 化和尺寸微縮，越來越多的刻蝕步驟需要從傳統 RIE 升級到 ALE 以獲得足夠精度。
技術路線對比
| 維度 | 傳統連續刻蝕（RIE/ICP/CCP） | Plasma ALE | Thermal ALE |
|---|---|---|---|
| 工藝模式 | 連續 | 離散迴圈 | 離散迴圈 |
| 自限制 | 無 | 有 | 有 |
| 典型精度 | 數奈米 | 亞奈米（~0.1-0.5 nm/cycle） | 亞奈米（~0.1-0.5 nm/cycle） |
| 方向性 | 可各向異性 | 各向異性（離子主導） | 天然各向同性 |
| 選擇比 | 中等-高 | 高（ALE 視窗內） | 高 |
| 表面損傷 | 較高（離子轟擊能量高） | 低（精確低能離子） | 極低（無等離子體） |
| 吞吐量 | 高 | 較低（多迴圈 × 每迴圈時間） | 較低 |
| 裝置複雜度 | 中等 | 高（精確脈衝控制 + 低能離子源） | 中-高（精確溫控 + 氣路時序） |
| 成本 | 基線 | 較高（裝置 + 吞吐量損失） | 較高 |
| 工藝成熟度 | 成熟（數十年量產） | 成熟（先進節點量產） | 發展中 |
| 主要適用場景 | 大部分常規刻蝕步驟 | 精密圖形刻蝕、FinFET、先進邏輯 | 3D 結構 conformal etch、特殊材料去除 |
注： 上表為定性對比。具體工藝效能因材料體系、裝置平台、工藝配方不同而差異顯著。
上下游
上游（ALE 的關鍵投入）
┌───────────────────────────────────────────────────────────────┐
│ ALE 裝置上游 │
│ │
│ 裝置硬體層: │
│ ├─ 等離子體源（ICP/CCP/遠端等 Plasma ALE 需要） │
│ ├─ 射頻電源系統（偏壓控制離子能量，精度要求極高） │
│ ├─ 精密氣體輸送系統（毫秒級快速切換閥門） │
│ ├─ 真空系統（快速抽氣實現有效 purge） │
│ ├─ 溫控系統（尤其 Thermal ALE 對溫度均勻性要求苛刻） │
│ └─ 腔體材料（耐腐蝕、高純度） │
│ │
│ 工藝氣體/前驅體層: │
│ ├─ 刻蝕氣體：Cl₂, HBr, HF, BCl₃, SF₆ 等 │
│ ├─ 惰性氣體：Ar, N₂（purge / 離子源） │
│ ├─ Thermal ALE 配體：有機金屬化合物等 │
│ └─ 特種氣體純度要求極高（ppb 級雜質控制） │
│ │
│ 關鍵零元件: │
│ ├─ 陶瓷靜電卡盤（ESC） │
│ ├─ 精密質量流量控制器（MFC） │
│ ├─ 高速脈衝閥（pulse valve） │
│ └─ 腔內感測器（OES、殘餘氣體分析等線上監控） │
└───────────────────────────────────────────────────────────────┘下游（ALE 的應用終端）
- 先進邏輯代工：FinFET/GAA 電晶體製造中的鰭片精修、spacer etch、柵極開口、nanosheet release 等
- DRAM 製造：高深寬比接觸孔刻蝕、電容結構精密加工
- 3D NAND：高深寬比溝道孔刻蝕中的精密修整
- 先進封裝：RDL（再佈線層）精密刻蝕等（應用正在拓展中）
- 化合物半導體：GaN、SiC 等功率/射頻器件的精密刻蝕
關鍵指標
| 指標 | 含義 | 關鍵度 |
|---|---|---|
| Etch per Cycle (EPC) | 每迴圈去除厚度（nm 或 Å/cycle） | ★★★★★ 核心指標。取決於材料和化學方案 |
| Etch Rate (ER) | 單位時間去除量（含 purge 時間） | ★★★★ 決定吞吐量 |
| Selectivity | 目標材料 vs. 掩模/襯底的去除速率比 | ★★★★★ 必須足夠高以保護非目標層 |
| Uniformity | 晶圓內 EPC 均勻性（%） | ★★★★ 先進節點對均勻性要求極嚴 |
| Surface Roughness | 刻蝕後表面粗糙度（RMS） | ★★★ 表面質量直接影響器件效能 |
| Damage | 離子轟擊引起的晶格損傷/非晶化程度 | ★★★ Plasma ALE 必須控制在極低水平 |
| ALE Window 寬度 | 離子能量可操作範圍 | ★★★★★ 視窗越寬，工藝越魯棒 |
| Throughput | 晶圓產出量（wafers/hour） | ★★★ 商業可行性的關鍵 |
| Step Coverage / Conformality | 3D 結構內的去除均勻性 | ★★★★ 對 3D NAND/DRAM 尤為重要 |
供需與市場資料
市場規模
重要說明： 以下資料引用自公開行業分析報告，具體數字因口徑不同可能有差異。ALE 裝置市場通常被統計在”刻蝕裝置”大類中，單獨拆分的公開資料較少。
- 刻蝕裝置整體市場： 根據 [VLSI Research / Gartner 等行業報告] 的公開資料，全球刻蝕裝置市場年規模在百億美元級別，是半導體前道裝置三大核心品類之一（與光刻、薄膜沉積並列）
- ALE 佔比： ALE 作為刻蝕裝置的子類，其具體市場份額在公開報告中較少被獨立拆分 [未充分揭露]。但從行業趨勢看，隨著先進節點中 ALE 步驟數增加，ALE 在刻蝕裝置中的營收佔比持續提升 [行業共識]
- 增長驅動： GAA/nanosheet 架構轉換、DRAM 微縮、3D NAND 層數增加均推動 ALE 需求增長
供需格局
- 需求側： 先進邏輯代工廠（TSMC、Samsung、Intel）和先進儲存廠商（Samsung、SK Hynix、Micron）是主要客戶
- 供給側： 高度集中，少數裝置廠商主導（見下節）
- 產能瓶頸： ALE 裝置的精密氣體脈衝控制系統和低能離子源等關鍵模組是產能和效能的制約因素
代表公司與資本對映
裝置廠商（第一梯隊）
| 公司 | 角色 | 備註 |
|---|---|---|
| Lam Research (LRCX) | Plasma ALE 領域的主要參與者之一 | Lam 在 ALE 技術研發上投入較早，其 Kiyo/Flex 等平台支援 ALE 工藝模式。ALE 是 Lam 在先進刻蝕市場差異化競爭的重要技術方向 [公司公開資料] |
| Applied Materials (AMAT) | 刻蝕裝置全品類覆蓋，含 ALE | Centris 等平台具備 ALE 能力。全球刻蝕裝置市場份額領先 [行業報告] |
| Tokyo Electron (TEL) | 日系刻蝕裝置龍頭，ALE 能力持續強化 | Tactras 等平台 [公司公開資料] |
關鍵零元件/材料供應商
- 特種氣體： 默克 (Merck)、關東電化、SK Materials 等供應高純度刻蝕/前驅體氣體
- 精密閥門/流控： Horiba、Brooks Instrument 等
- 射頻電源： Advanced Energy (AEIS)、MKS Instruments 等
- 陶瓷卡盤/腔體部件： 京瓷 (Kyocera) 等
資本對映邏輯
ALE 步驟數隨先進節點增加
↓
刻蝕裝置 ASP 和 TAM 提升
↓
裝置廠商：LRCX、AMAT、TEL（最直接受益）
↓
關鍵零部件需求同步增長
↓
零部件供應商：AEIS、MKS 等（間接受益）
↓
特種氣體需求增長
↓
氣體供應商：Merck、SK Materials 等（間接受益）投資邏輯
核心邏輯
- 先進節點 ALE 步驟數持續增加是確定性趨勢。 從 FinFET 到 GAA/nanosheet，從 5nm 到 2nm，每個新節點引入更多需要精密刻蝕的結構步驟，ALE 工藝佔比上升 [行業共識]。
- ALE 裝置 ASP 高於傳統刻蝕裝置。 更精密的氣體控制、更低能量離子源、更復雜的線上監控系統推高了單臺裝置價值量。
- 競爭格局高度集中。 刻蝕裝置市場本身已是寡頭格局（AMAT + LRCX + TEL 佔絕大部分份額），ALE 作為更高技術壁壘的子類，護城河更深。
- 與 AI 晶片需求鏈共振。 AI 訓練/推論晶片 → 先進製程需求 → 先進製程裝置需求 → ALE 裝置需求。這是”AI 軍備競賽”向下傳導至裝置層的路徑之一。
風險點
- 週期性： 半導體裝置行業高度週期性，資本支出波動大
- 客戶集中度： 裝置商高度依賴少數先進代工廠/儲存廠的採購決策
- 地緣政治： 裝置出口管制可能影響特定市場的可服務範圍
- 技術替代風險： 新型幹法/溼法混合工藝或其他新型精密刻蝕技術的潛在競爭
常見誤讀糾偏
❌ 誤讀一：“ALE 就是低功率版的 RIE”
糾偏： 這是最常見的誤解。ALE 和 RIE 的根本區別不在於功率高低，而在於工藝模式。RIE 是連續過程（氣體持續通入、等離子體持續執行）；ALE 是離散迴圈過程（交替的改性-吹掃-去除-吹掃序列），核心特徵是自限制反應。即使把 RIE 的功率調到極低，它仍然是連續刻蝕，不會變成 ALE。ALE 的精度優勢來自”自限制”——每次迴圈的去除量由表面化學飽和決定，而非由時間或功率決定。
❌ 誤讀二：“ALE 一定比 RIE 好，會全面替代 RIE”
糾偏： 不會。ALE 的代價是吞吐量顯著低於 RIE（每個迴圈包含多個子步驟和等待時間），且裝置複雜度和成本更高。在不需要亞奈米精度的刻蝕步驟中（大量常規圖形轉移步驟），傳統 RIE 仍然是最佳選擇。ALE 是對 RIE 的精確補充，而非替代。 先進節點中兩者共存，各司其職。
❌ 誤讀三：“ALE 只用於先進邏輯，與儲存無關”
糾偏： ALE 在儲存製造中同樣重要。DRAM 的高深寬比電容結構、3D NAND 的深溝道孔修整等步驟，對刻蝕精度和各向同性/各向異性的可控性要求也在持續提升。Thermal ALE 的各向同性特徵尤其適合 3D 結構中的 conformal 材料去除。隨著儲存技術微縮和 3D 化並行推進，儲存領域對 ALE 的需求也在增長。
❌ 誤讀四：“ALE 每次迴圈一定精確去除一個完整的原子層”
糾偏： 這是理想化描述。實際 ALE 的 EPC（Etch per Cycle）取決於材料體系、化學方案、工藝引數，不一定等於一個原子層厚度。某些材料體系中 EPC 可能大於或小於一個原子層（例如表面改性可能穿透一個以上原子層，或僅部分改性最外層）。關鍵不在於”是否恰好一個原子層”，而在於每迴圈的去除量是否精確、可重複、且由自限制機制保證。
學習路徑
入門（建立直覺）
- 先理解 ALD（原子層沉積）的基本原理——自限制表面反應的直覺遷移至 ALE
- 閱讀 Lam Research、Applied Materials 等裝置商的技術部落格/白皮書（搜尋 “Atomic Layer Etching” on vendor websites）
- 觀看 YouTube 上的 ALE 工藝動畫演示
進階（理解機制）
- 閱讀綜述論文：
- Kanarik et al., “Overview of atomic layer etching in the semiconductor industry”, Journal of Vacuum Science & Technology A (該領域高引綜述)
- Faraz et al., “Atomic Layer Etching: What Can We Learn from Atomic Layer Deposition?”, ECS Journal of Solid State Science and Technology
- 學習表面化學基礎：Langmuir 吸附模型、反應動力學
深入（工程與裝置視角）
- 研讀裝置廠商的 ALE 工藝應用筆記（application notes）
- 瞭解 ALE 在具體器件結構中的應用（如 FinFET fin trim 工藝視窗最佳化）
- 關注 AVS (American Vacuum Society)、ALD/ALE Conference 等學術會議論文
持續追蹤
- 關注刻蝕裝置廠商季度財報中關於 ALE 業務的管理層評論
- 追蹤先進製程節點技術論文（IEDM、VLSI Symposium）中對 ALE 工藝的最新應用
一句話總結
ALE 是半導體制造從”粗放去除”走向”原子級精確減材”的關鍵使能技術——它不取代傳統刻蝕，而是在最精密的刻蝕步驟上提供自限制、亞奈米精度的逐層去除能力，是先進製程（尤其是 AI 晶片所依賴的最前沿工藝節點）不可或缺的工藝基石。
延伸閱讀與來源
- 學術綜述： Kanarik, K.J., et al., “Overview of atomic layer etching in the semiconductor industry”, J. Vac. Sci. Technol. A (2015). 該文是 ALE 領域被引用最多的綜述之一
- 裝置商技術資料： Lam Research ALE Technology 頁面; Applied Materials 公開技術文件
- 行業報告： VLSI Research (現 TechInsights)、Gartner 關於半導體前道裝置市場的年度報告（刻蝕裝置分類中涵蓋 ALE）
- 學術會議： International Conference on Atomic Layer Etching (ALE Conference), 由 AVS 主辦
- 器件整合視角： IEDM (International Electron Devices Meeting) 和 VLSI Symposium 年度論文中關於先進節點工藝整合的技術報告
免責宣告： 本文中市場資料、裝置規格等資訊部分來自公開行業報告和廠商公開資料，部分為行業共識性定性判斷。具體數字因統計口徑、時間視窗不同可能存在差異。本文不構成投資建議。