接觸電阻（Contact Resistance）

3 秒看懂

維度	一句話
是什麼	電流從金屬導線進入半導體材料時，在介面處遇到的額外電阻
為什麼重要	隨電晶體微縮至奈米級，接觸電阻佔器件總電阻的比例急劇上升，已成為制約效能提升的核心瓶頸之一
誰最關心	先進製程晶圓代工廠、金屬材料供應商、前道裝置廠商

3 分鐘產業解釋

核心問題：當金屬”咬”不住半導體

想像一根水管要接到另一個管徑不同的管道——接頭處總會有損耗。在晶片裡，金屬互連線需要與電晶體的源/漏極半導體材料形成電氣連線，這個”接頭”處產生的電阻就是接觸電阻（Rc）。

在傳統工藝節點（如 28nm 及以上），接觸電阻通常只佔器件總電阻的較小比例，設計者更關注溝道電阻。但當電晶體柵極長度縮小到 7nm、5nm、3nm 甚至更小時：

接觸面積急劇縮小：接觸孔直徑從數十奈米縮減到個位數奈米
接觸電阻反而不按面積比例下降：存在下限，無法無限壓縮
佔比飆升：在先進節點中，接觸電阻可能佔電晶體總電阻的 30%-50% 甚至更高[行業經驗估算]

產業影響鏈

接觸電阻過高
    ↓
器件速度下降（RC 延遲上升）
    ↓
晶片功耗增加（焦耳熱 I²R）
    ↓
良率/可靠性挑戰
    ↓
倒逼新材料、新工藝、新結構

誰在解決這個問題？

材料端：從傳統矽化物（如 TiSi₂、CoSi₂）演進到鎳矽化物（NiSi），再到研究中的接觸電阻率更低的金屬方案
工藝端：接觸預清潔、介面處理、退火工藝最佳化
結構端：GAA（全環繞柵極）等新架構對接觸方案提出新要求

15 分鐘專家深入

一、物理本質：量子力學決定的”門檻”

接觸電阻的本質並非簡單的歐姆定律問題，而是涉及金屬-半導體介面的量子力學勢壘。

1. 肖特基勢壘模型

當金屬與半導體接觸時，由於兩者功函式（work function）差異，介面處會形成肖特基勢壘（Schottky Barrier）：

        金屬功函式 Φm
            ↓
    ┌───────────────┐
    │   金屬 Metal   │
    └───────┬───────┘
            │ ← 介面
    ┌───────┴───────┐
    │               │  ← 肖特基勢壘 ΦB
    │   半導體 Semi  │
    │               │
    └───────────────┘
        電子親和能 χ

勢壘高度 ΦB 決定了載流子越過介面的難易程度，是接觸電阻的核心引數。

2. 接觸電阻率 ρc

接觸電阻的量化指標是比接觸電阻率（specific contact resistivity），符號 ρc，單位為 Ω·cm²（或 mΩ·μm²）。

物理意義：ρc 表徵單位接觸面積上的接觸電阻，是介面質量的本徵引數。

對於給定的金屬-半導體體系：

ρc 越低，接觸質量越好
ρc 取決於：勢壘高度、半導體摻雜濃度、溫度、介面態密度

3. 隧穿主導 vs 熱發射主導

接觸電阻的傳導機制取決於勢壘寬度與載流子波長的關係：

機制	條件	特點
熱發射（Thermionic）	勢壘較寬、摻雜較低	載流子需”翻越”勢壘，ρc 較高
場發射/隧穿（Field Emission）	勢壘較窄、摻雜極高	載流子直接”穿透”勢壘，ρc 大幅降低
熱場發射（TFE）	中間狀態	兩種機制並存

關鍵推論：提高接觸區半導體摻雜濃度是降低 ρc 的最重要手段之一。

二、先進節點的接觸電阻挑戰

尺寸效應

隨著接觸孔直徑從 ~100nm 縮減到 ~10nm 量級：

因素	影響方向	物理解釋
接觸面積	↓↓	A = π(d/2)²，面積與直徑平方成正比
Rc = ρc/A	↑↑	但 ρc 本身存在下限，無法無限降
實際 Rc	↑	總接觸電阻實際上升

材料選擇的困境

理想的接觸金屬/矽化物需要：

低勢壘高度 ΦB（與半導體匹配）
低電阻率（金屬本體電阻小）
良好的熱穩定性（經受後續高溫工藝）
與工藝相容（不與介質層反應、可刻蝕等）

這些要求往往相互矛盾，是材料工程的核心挑戰。

三、三維結構帶來的新複雜性

在 FinFET 和 GAA 架構中，接觸不再是簡單的”平面孔洞”：

FinFET：接觸需要包裹鰭片（fin）的三維表面
GAA/Nanosheet：接觸需要與多層奈米片的源/漏區連線
自對準接觸（SAC）：需要精確控制接觸與柵極的間距，避免短路

這些結構變化增加了接觸工藝的難度，也使得接觸電阻的控制更為關鍵。

技術原理

核心物理方程

1. 肖特基-莫特理論（理想情況）

勢壘高度的簡化表達：

ΦB = Φm - χ      （n 型半導體）
ΦB = Eg + χ - Φm  （p 型半導體，近似）

其中：

Φm：金屬功函式
χ：半導體電子親和能
Eg：半導體禁頻寬度

注意：實際介面存在大量介面態，費米能級被”釘扎”（Fermi level pinning），使得理想公式常常不適用。

2. 接觸電阻率的理論模型

對於隧穿主導的情況（高摻雜）：

ρc ∝ exp(ΦB / √(N))

其中 N 是半導體摻雜濃度。

關鍵結論：

ΦB 降低 → ρc 指數下降
N 提高 → ρc 指數下降
兩者是降低接觸電阻的”雙槓杆”

3. 從 ρc 到實際器件 Rc

Rc = ρc / Ac + Rspreading + Raccess

分項	含義
ρc / Ac	介面本徵接觸電阻
Rspreading	電流在接觸區下方的擴充套件電阻
Raccess	電流從溝道到接觸區的接入電阻

在先進節點中，Rspreading 和 Raccess 的佔比往往不可忽略。

關鍵引數量級參考

引數	典型量級	說明
ρc（歐姆接觸）	10⁻⁸ ~ 10⁻⁶ Ω·cm²	良好的歐姆接觸目標量級
ρc（肖特基接觸）	10⁻⁵ ~ 10⁻¹ Ω·cm²	視應用而定
先進節點單接觸 Rc	數十 ~ 數百 Ω	[行業經驗估算，具體工藝相關]
接觸孔直徑（先進節點）	10 ~ 20 nm	[未充分揭露，各廠保密]

技術演進史

時間線

1960s-1970s  │ 鋁（Al）直接接觸矽，存在尖刺（spiking）問題
             │ → 發展 Al-Si 合金、阻擋層概念
             ↓
1980s        │ 難熔金屬矽化物興起
             │ → TiSi₂（C54相）、PtSi、CoSi₂
             │ → 大幅降低接觸電阻率
             ↓
1990s-2000s  │ 銅互連時代開啟（1997 IBM）
             │ → 接觸方案需要與 Cu 工藝相容
             │ → NiSi 逐漸取代 CoSi₂（65nm/45nm 節點開始）
             ↓
2010s        │ FinFET 時代（22nm/14nm/10nm）
             │ → 三維接觸挑戰
             │ → 自對準接觸（SAC）成為標配
             ↓
2020s        │ GAA/Nanosheet 架構
             │ → 接觸電阻佔比進一步上升
             │ → 新材料體系研究活躍
             │ → 可能引入新金屬（如 Ru、Mo、TiN 等）
             ↓
未來         │ CFET（互補 FET）、2D 溝道材料
             │ → 接觸方案面臨全新挑戰

關鍵轉折點

時期	變化	驅動力
Al → Al-Cu → Cu	攔截層從 Ti/TiN 演變為 Ta/TaN	互連電阻下降需求
TiSi₂ → CoSi₂ → NiSi	矽化物更薄、更均勻	微縮、熱預算限制
平面 → FinFET → GAA	接觸幾何形狀複雜化	短溝道效應控制

技術路線對比

主流矽化物/接觸材料對比

材料	優勢	劣勢	主要應用節點	成熟度
TiSi₂	工藝成熟	窄線寬相變困難（C49→C54）	≥130nm	高
CoSi₂	窄線寬相容好	矽消耗大、對 Ni 敏感	90nm~45nm	高
NiSi	矽消耗少、低電阻率	熱穩定性較差	45nm~先進節點	高
NiPtSi	改善 NiSi 熱穩定性	成本略高	先進節點	高
直接金屬接觸（Ru、Mo、TiN 等）	可能進一步降低 ρc	工藝整合難度大	研發中	低

說明：具體材料選擇因廠商工藝而異，上述為行業共性趨勢，各廠具體方案屬商業機密。

接觸方案的評估維度

維度	重要性	趨勢
接觸電阻率 ρc	核心	持續追求更低量級
矽消耗量	高	小尺寸下更為關鍵
熱穩定性	高	需承受後續工藝溫度
刻蝕選擇性	中高	與介質層的區分度
可靠性（電遷移等）	高	長期使用穩定性
工藝複雜度/成本	中	量產可行性

上下游

產業鏈位置

上游材料                    中游製造                    下游應用
┌─────────────┐        ┌─────────────┐        ┌─────────────┐
│ 金屬靶材     │        │             │        │ 先進邏輯晶片 │
│ (Ni, Pt, Co, │───────→│  晶圓代工廠  │───────→│ (CPU/GPU/SoC)│
│  Ti, Ta等)   │        │             │        │             │
├─────────────┤        ├─────────────┤        ├─────────────┤
│ 特種氣體     │        │ 先進製程裝置 │        │ 儲存晶片     │
│ (SiH₄, NH₃)  │───────→│ (PVD/CVD/   │───────→│ (DRAM/NAND)  │
│             │        │  刻蝕/退火)  │        │             │
├─────────────┤        └─────────────┘        ├─────────────┤
│ 化學試劑     │               ↑               │ 功率/射頻器件 │
│ (清洗液等)   │               │               │             │
└─────────────┘               │               └─────────────┘
                              │
                    ┌─────────┴─────────┐
                    │ 接觸方案的最佳化貫穿  │
                    │ 材料+裝置+工藝全鏈  │
                    └───────────────────┘

關鍵供應鏈環節

環節	代表供應商（示例，非窮舉）	市場格局
金屬靶材	Praxair/Linde、JX金屬、TANAKA	日本廠商主導高純度市場
PVD 裝置	Applied Materials、Lam Research	寡頭格局
CVD/ALD 裝置	ASM International、Tokyo Electron、Lam Research	多家競爭
刻蝕裝置	Lam Research、Tokyo Electron、Applied Materials	三足鼎立
快速熱退火(RTA)	Applied Materials、Mattson	較集中

關鍵指標

量化指標體系

指標	定義	目標方向	評估方法
比接觸電阻率 ρc	單位面積接觸電阻 (Ω·cm²)	越低越好	TLM（傳輸線模型）、CTLM
接觸電阻 Rc	單個接觸的總電阻 (Ω)	越低越好	四探針、Kelvin 結構
接觸電阻變異 (σ/μ)	接觸電阻的統計分佈	越小越好	大規模器件測試
熱預算	接觸工藝可承受的最高溫度	視節點而定	工藝驗證
介面態密度 Dit	介面缺陷密度	越低越好	C-V 測量、DLTS

測量方法：傳輸線模型（TLM）

   ┌───┐   ┌───┐   ┌───┐   ┌───┐
   │   │   │   │   │   │   │   │
   │ C │   │ C │   │ C │   │ C │
   │ o │   │ o │   │ o │   │ o │
   │ n │   │ n │   │ n │   │ n │
   └─┬─┘   └─┬─┘   └─┬─┘   └─┬─┘
     │← L₁ →│← L₂ →│← L₃ →│
     │       │       │       │
   ──┴───────┴───────┴───────┴──
         半導體傳輸線結構

通過改變接觸間距 L，測量不同間距下的總電阻 R，擬合 R-L 曲線：

斜率 = 半導體片電阻
截距 = 2Rc（兩個接觸的電阻）
從而反推 ρc = Rc × W × LT（W 為寬度，LT 為傳輸長度）

供需與市場資料

市場定性分析

接觸電阻本身不是獨立的市場品類，而是嵌入在以下市場中：

相關市場	規模量級	與接觸電阻的關係
先進製程晶圓代工	數百億美元/年	接觸方案是製程競爭力核心之一
半導體前道材料	百億美元級	金屬靶材、特種氣體等
半導體前道裝置	數百億美元/年	PVD、刻蝕、退火裝置需求
金屬靶材市場	數十億美元級	[行業報告估算]

需求驅動

AI 晶片需求爆發
        ↓
先進製程（5nm/3nm/2nm）產能擴張
        ↓
每片晶圓的接觸工藝步驟增加
        ↓
對接觸材料、裝置、工藝的需求增長

定性判斷：隨著製程微縮和電晶體密度提升，接觸工藝的複雜度和重要性持續上升，相關供應鏈受益。

代表公司與資本對映

受益鏈條（按產業鏈環節）

環節	代表公司	受益邏輯	上市情況
晶圓代工	台積電、三星、Intel	接觸方案領先 = 製程領先	公開上市
金屬靶材	Praxair/Linde（工業氣體）、JX金屬、TANAKA	高純金屬靶材需求	多為上市公司子公司
PVD 裝置	Applied Materials、Lam Research	先進接觸工藝需要先進 PVD	公開上市
刻蝕裝置	Lam Research、TEL、Applied Materials	接觸刻蝕精度要求提升	公開上市
ALD 裝置	ASM International、TEL	高深寬比接觸需要 ALD	公開上市
檢測/量測	KLA Corporation	接觸質量需要精確表徵	公開上市

國內產業鏈

環節	代表公司	現狀
金屬靶材	有研新材、江豐電子、隆華科技	逐步突破，高階產品追趕中
裝置	北方華創（PVD）、中微公司（刻蝕）	部分領域有突破，先進製程仍依賴進口
代工	中芯國際	先進製程受制於裝置等多因素

投資邏輯

核心主線

邏輯	詳細論述
微縮紅利遞減，材料/工藝價值提升	當電晶體尺寸無法繼續快速縮小時，通過新材料和新工藝（包括接觸方案）維持效能提升變得更重要，相關供應鏈價值量上升
AI 晶片拉動先進製程需求	高效能運算晶片需要最先進工藝，接觸方案的最佳化直接影響晶片效能，驅動相關投資
國產替代	在地緣政治背景下，國內半導體材料和裝置的國產化需求強烈，接觸相關供應鏈存在國產替代機會

風險提示

風險	說明
技術路徑不確定性	新架構（CFET、2D 材料）可能改變接觸方案範式
週期性	半導體行業具有強週期性
競爭格局	裝置和材料市場寡頭格局，新進入者面臨高壁壘
技術迭代	任何單一材料/工藝方案都可能被替代

常見誤讀糾偏

誤讀一：“接觸電阻只取決於金屬材料選擇”

糾偏：接觸電阻是金屬-半導體介面的屬性，不僅取決於金屬本身，更取決於：

半導體側的摻雜濃度（影響隧穿機率）
介面態密度（影響費米能級釘扎）
介面清潔度（殘餘氧化物、汙染）
熱處理工藝（影響矽化物相態和介面質量）

結論：同一種金屬在不同工藝條件下，接觸電阻率可能差異數個數量級。

誤讀二：“先進節點可以用更薄的接觸層來解決問題”

糾偏：這混淆了兩個概念：

接觸層厚度：矽化物/金屬層的物理厚度
接觸電阻率 ρc：介面的本徵屬性

在微縮過程中，確實需要更薄的接觸層以適應更小的結構尺寸，但更薄的層可能導致：

串聯電阻增加（金屬層本體電阻上升）
均勻性變差
可靠性下降

正確理解：微縮的核心挑戰是如何在更小的接觸面積下保持甚至降低總接觸電阻，這需要同時最佳化 ρc 和接觸結構設計。

誤讀三：“肖特基接觸 = 壞的接觸”

糾偏：肖特基接觸並非總是”需要避免的”：

需要歐姆接觸的場景：電晶體源/漏、電源連線等
需要肖特基接觸的場景：肖特基二極體、肖特基勢壘 MOSFET、某些感測器

正確理解：接觸型別的選擇取決於應用場景，關鍵是控制勢壘高度和接觸電阻率到合適的範圍。

學習路徑

入門階段

階段	內容	推薦資源
基礎物理	半導體能帶理論、金屬功函式	《半導體物理學》（劉恩科等）或 Kittel《固體物理導論》
接觸基礎	肖特基勢壘、歐姆接觸原理	Sze《半導體器件物理》（Physics of Semiconductor Devices）第2章
工程應用	TLM 測量方法、接觸工藝基礎	工藝整合相關教材

進階階段

階段	內容	推薦資源
材料科學	矽化物形成動力學、相圖	相關期刊論文（JAP、APL 等）
先進節點挑戰	FinFET/GAA 接觸方案	IEDM、VLSI Symposium 論文集
計算模擬	DFT 計算勢壘高度、TCAD 模擬	第一性原理軟體（VASP 等）教程

一句話總結

接觸電阻是金屬-半導體介面的”過路費”，隨著電晶體微縮至奈米級，這筆”過路費”在總成本中的佔比越來越高，是先進製程效能提升的核心瓶頸之一，也驅動著材料、裝置、工藝的持續創新。

延伸閱讀與來源

學術經典

文獻	型別	要點
Sze, S. M. Physics of Semiconductor Devices, 3rd Ed.	教科書	金屬-半導體接觸章節是基礎必讀
Murarka, S. P. Silicides for VLSI Applications	專著	矽化物工藝的經典參考
IEDM / VLSI Symposium 年度論文集	會議	最新接觸方案研究前沿

行業報告

來源	內容
IMEC（比利時微電子研究中心）年度技術論壇	先進節點接觸方案展望
IRDS（國際器件與系統路線圖）	接觸電阻趨勢預測
各大晶圓代工廠技術釋出會（TSMC、Samsung、Intel）	節點級接觸方案揭露

說明

本文中的具體數值（如 ρc 量級、接觸孔尺寸）為行業經驗估算或公開文獻的典型範圍，具體工藝資料屬廠商機密，未充分揭露
推薦資源為學習入口，具體閱讀需結合個人專業方向

本文為技術概念學習頁，僅供研究參考，不構成投資建議。技術事實以廠商官方揭露和同行評審學術文獻為準。