定向自組裝（DSA）技術

1. 3 秒看懂

定向自組裝（Directed Self-Assembly，DSA）是一種利用嵌段共聚物在化學或物理引導圖案下自發排列成奈米級週期性結構的圖形化技術。它被視為 “後 EUV 時代的圖案化補充路線”，能夠以相對簡單的工藝實現亞 10 nm 甚至 5 nm 以下的特徵尺寸，目標是在不片面依賴下一代光刻機的情況下，為先進邏輯、儲存器及新型奈米器件提供高解析度、低成本的圖形轉移路徑。

2. 3 分鐘產業解釋

核心價值：DSA 用“自下而上”的化學相分離替代或輔助“自上而下”的光學投影，將傳統光刻的精度壓力部分轉移給材料自身的組裝能力。其最直接的產業誘因是——隨著單次 EUV 光刻成本飆升，多層、多圖案工藝的複雜度激增，業界需要一條可以降低光刻層數、簡化工藝流程、同時獲得密集線條/孔洞陣列的互補技術通道。

工作原理簡述：

• 先用傳統 193i 浸沒式光刻或 EUV 光刻在晶圓表面製作相對寬鬆的“引導圖案”。
• 再塗覆嵌段共聚物（如 PS-b-PMMA），在熱退火或溶劑退火條件下，不同聚合物鏈段因化學不相容而相分離，並沿著引導圖案的化學/物理邊界定向排列。
• 隨後用選擇性刻蝕去除一種聚合物，形成比引導圖案精細數倍的奈米圖形，再轉移至下層薄膜。

應用場景：

• 先進邏輯晶片後段（BEOL）金屬層間距縮小，特別是 M1/M2 層可能出現“DSA 友好”的設計規則。
• 3D NAND 快閃記憶體高深寬比接觸孔陣列和位線圖案化。
• 光子晶體、亞波長光柵、DNA 測序奈米孔等新興器件。

產業化現狀：目前仍處在研發與初步工藝整合階段，IMEC、IBM 聯盟等已驗證原型可行性，但尚未進入大生產。EUV 光刻技術成熟度和高數值孔徑（High-NA）EUV 的推進延緩了 DSA 的匯入時程，但 DSA 在特定層的成本優勢使其持續被追蹤。

3. 技術原理

3.1 嵌段共聚物的自組裝驅動力

兩種或多種化學性質不同的聚合物鏈段通過共價鍵相連，形成嵌段共聚物（BCPs）。因混合焓與混合熵的競爭，體系傾向於發生微觀相分離，形成層狀、柱狀、球狀等有序結構。相分離程度由 弗洛裡-哈金斯相互作用引數 χ 和聚合度 N 的乘積決定：當 χN > 10.5（對於對稱二嵌段）時，出現強分相。χ 值越高，可在更小 N 下實現相分離，從而獲得更小的自然週期 L₀。

主流材料體系包括：

• PS-b-PMMA（聚苯乙烯-聚甲基丙烯酸甲酯）：最經典之二嵌段，χ 值約 0.03–0.06（150°C），可滿足 ~22–28 nm 週期。
• 高 χ 材料（如 PS-b-PDMS、PS-b-P2VP、含矽材料）：χ 值可達 0.1–1.0，能實現 <10 nm 週期，但需配套合適的刻蝕選擇比和引導圖案設計。

3.2 引導方式：化學外延與圖形外延

• 化學外延（chemoepitaxy）：基底上用化學條紋定義親 A/親 B 區域，BCP 層圍繞該“化學地圖”排列形成周期倍增的特徵。常見的是 LiNe flow（Liu-Nealey flow），先製作間距為 Lₛ 的導向條紋，然後 BCP 將其放大至 Lₛ/n，n 為正整數。
• 圖形外延（graphoepitaxy）：在基底預製物理溝槽或柱狀模板，BCP 被限制在拓撲結構中組裝，適用於孔洞或短米氏圖案。拓撲引導對側壁粗糙度敏感，但製作簡化。

3.3 退火與動力學

• 熱退火：在高於玻璃化轉變溫度下保溫，使聚合物鏈活動並重排，逐步消除缺陷。溫度和時間視窗受材料熱預算限制，必須與 CMOS 工藝相容（<400°C）。
• 溶劑退火：在溶劑蒸氣中溶脹聚合物薄膜，降低有效玻璃化轉變溫度，可在室溫或低溫下完成自組裝。工藝控制難度較大，但熱預算友好。
• 微波/雷射退火：研究階段，旨在縮短退火時間。

3.4 圖案轉移與選擇性刻蝕

自組裝後需選擇性去除一種嵌段（如 PMMA），留下另一種嵌段（如 PS）作為掩模。通常採用 O₂ 等離子體刻蝕選擇性地氧化 PMMA，且需要高各向異性刻蝕將圖案轉移至底部介質層。選擇比、LER 和圖案保真度是衡量工藝質量的關鍵。

4. 關鍵引數

以下引數是 DSA 從學術走向產線的核心衡量標準，多來自 IMEC、IBM 在 SPIE 先進光刻會議等公開發表的技術目標（口徑：行業共識目標，非某公司具體承諾）。

• 自然週期 L₀ 與最小半節距 hp：L₀ 是 BCP 自組裝固有周期，圖形化後可實現 hp ≈ L₀/2。PS-b-PMMA 典型 L₀ 約 24–32 nm，高 χ 材料可低至 5–9 nm（來源：JSR、默克 2023 年材料資料表）。
• 缺陷密度：邏輯晶片要求缺陷密度 < 0.01 個/cm²。IMEC 曾在 2020 年 SPIE 報告中展示某一層測試結構缺陷密度 ~ 1.3 個/cm²；截至 2024 年公開文獻，尚未有組織公佈達到量產級 <0.01 個/cm² 的確切成果。
• 線邊緣粗糙度（LER）與線寬粗糙度（LWR）：DSA 工藝維持 LER ~ 2–3 nm（3σ），與 EUV 單次曝光相當或略差。IMEC 2023 年報告顯示最佳化引導條紋後 LER 可至 2.1 nm。
• 引導圖案的“倍增因子”：指最終結構與引導條紋的週期比。常見為 3× 或 4× 密度倍增。倍增因子越大，對引導缺陷的放大效應越慢，但組裝不均勻性風險上升。
• 放置誤差（Placement Error）：自組裝結構與引導圖案的對準偏移，通常要求 ≤ 1 nm，以利於多層疊加（來源：IMEC 路線圖 2023）。
• 工藝視窗：包括退火溫度、時間、膜厚、溶劑蒸發速率等引數的允許波動範圍。視窗越寬，越適合量產。

需要注意：上述引數多來自研發試驗線資料，且具體數值取決於材料、引導方式和層結構，無統一行業標準。

5. 技術路線

DSA 並非一個單一的“閘門”，而是可選的多條整合路線，需根據目標節點和應用層選擇。

• 路線 A：193i 光刻 + 化學外延 DSA 用 193 nm 浸沒式光刻製作引導條紋（週期 ~80–100 nm），DSA 密度倍增實現 20–30 nm 週期線條/空間。主要針對 EUV 前道工序的補充，或用於 EUV 單次曝光能力不足的密集層。成本低於 EUV 但放置精度和對準挑戰大。

• 路線 B：EUV + 化學外延 DSA 用 EUV 製作更小週期的引導圖案，再通過 DSA 倍增至亞 10 nm 週期，減輕高 NA EUV 的多圖案需求。該路線將 DSA 視為 EUV 的“延伸”而非對手。例如 IMEC 在 2023 年報告中展示了 EUV 引導圖案 + DSA 實現最終週期 12 nm 線條。

• 路線 C：圖形外延 DSA 用於孔/柱陣列 利用物理溝槽引導製作接觸孔陣列，目標應用是 3D NAND 和 DRAM 電容孔。東京電子（TEL）與 IMEC 合作開發了專用塗布/退火工藝（2022 年 SPIE 報告）。

• 路線 D：高 χ 材料直接組裝 針對 sub-5 nm 節點，採用 PDMS 基或新型高 χ 材料，無需密度倍增即可直接形成超精細圖形，但材料刻蝕選擇比與引導層設計難度極高。目前處於早期學術階段（MIT、芝加哥大學等 2024 年論文）。

• 與 EUV 和奈米壓印的競爭/互補關係 EUV 高 NA 光刻（NA=0.55）預計 2025–2026 年進入量產，對 DSA 形成了時間窗壓力。奈米壓印光刻（NIL）同樣瞄準子 10 nm 密集圖形，但缺陷率和模板壽命問題尚未完全解決。因此三者在產業路線圖上呈疊加競爭狀態，多數晶片製造商採取“多路線並行研發”策略。

6. 上游：材料與裝置

6.1 關鍵材料

• 嵌段共聚物（BCPs）：供應商包括 默克（Merck）、JSR、布魯爾科技（Brewer Science）、日產化學 等。默克在 2022 年宣佈推出面向 sub-10 nm 的高 χ BCP 套件；JSR 的 PS-b-PMMA 系列在 2010 年代中後期被 IBM 聯盟廣泛用於演示。
• 導向層材料：通常為聚合物刷（如 PS-OH、PMMA-OH 等），用於中和基底表面能並定義化學圖案。布魯爾科技和日產化學是主要供應商。
• 光刻膠與底層材料：製作引導圖案需要與傳統光刻相容的光刻膠，信越化學、JSR、TOK 均有相關產品。
• 溶劑與輔助化學品：PGMEA、乳酸乙酯等，大部分由通用化學品廠商提供，無特異壟斷。

市場規模相關：半導體先進圖形化材料市場 2023 年約 4.5 億美元（來源：Techcet 2024），其中 DSA 相關材料目前佔比極低，尚無獨立統計口徑。隨著引導圖案製作和 BCP 塗布需求上升，若 DSA 得以量產匯入，材料市場有望在 2030 年前實現快速增長（公開資料未見獨立 DSA 材料市場預測）。

6.2 關鍵裝置

• 塗膠顯影機：東京電子（TEL）的 CLEAN TRACK 系列在 DSA 工藝開發中被廣泛採用；SCREEN 也有相關試驗平台。
• 退火裝置：精確熱板或烤箱，需達到 ±0.5°C 均勻性，TEL 和 SCREEN 的塗布/烘烤一體機具備相關模組。
• 刻蝕裝置：基於等離子體的幹法刻蝕，Lam Research、應用材料（Applied Materials）是主要供應商。高選擇比、低損傷各向異性刻蝕需求推動相應腔體設計最佳化。
• 計量檢測：CD-SEM、AFM、散射測量（OCD）等，KLA、應用材料、日立高科等有提供。專門針對 DSA 的缺陷檢測（如識別亞 10 nm 錯位缺陷）目前需要高解析度電子束檢測，產能是瓶頸。

裝置投資：一條月產能 4 萬片的先進邏輯生產線，塗布/刻蝕/量測裝置投資佔整體裝置資本支出的約 30%（來源：SEMI 2023 全球半導體裝置市場報告，基於 300 mm 產線模型）。若匯入 DSA 模組，需額外整合塗布、退火和專用檢測單元，預計增加 5%–8% 的工藝裝置預算（公開資料未見精確 DSA 模組成本拆解）。

7. 下游：應用場景與潛在需求

先進邏輯晶片： 對於 3 nm 以下節點，金屬間距進一步縮小，後段互連層的雙重/四重圖案化複雜度導致成本急劇上升。DSA 可以減少某些金屬層的多圖案次數，同時保持良好的線寬粗糙度。台積電曾在 2021 年技術研討會中提及 DSA 作為未來 1.4 nm 節點 BEOL 候選技術之一（來源：台積電 2021 線上研討會材料），但未給出具體時間表。英特爾、三星也都在各自研究聯盟中持續追蹤 DSA。

3D NAND 儲存器： 隨著層數增加（>300 層），高深寬比接觸孔、縫隙和位線的均勻圖案化挑戰日益顯著。DSA 可簡化孔陣列製作，減少孔傾斜和 CD 變異。美光、SK 海力士、鎧俠/西部資料等均有相關專利申請（如美光 2023 年公佈專利用於 3D NAND 的 DSA 孔掩蔽方案）。

DRAM： 未來 1γ 或 1δ 節點可能首次在電容器孔陣列製造中引入 DSA，以降低 EUV 多圖案依賴。公開資料未見確切量產計劃。

新興應用： 光子積體電路（PIC）中的亞波長光柵、微透鏡陣列，以及生物晶片（如奈米孔測序）的奈米結構製備，均可能成為 DSA 的利基市場。這些領域對缺陷容忍度較高，或可先行小規模匯入。

需求預測：目前 DSA 未進入量產，無法統計下游用量。但由上述應用驅動的先進圖形化密集孔/線條需求層數將在 2025–2030 年呈增加趨勢。如果 DSA 能在 1–2 層核心層完成匯入，全球相關材料和裝置服務市場有望達數億美元級別，但具體數字因技術不確定性仍屬預判（公開資料未見權威獨立預測）。

8. 受益公司

特別提示：以下分析僅客觀梳理產業鏈中已公開參與 DSA 開發或潛在關聯的機構，不構成任何投資建議。

• 材料供應商：默克、JSR、布魯爾科技、日產化學在 BCP 和導向層領域佔據先發優勢，若 DSA 規模化，將最先獲得增量營收。
• 裝置商：TEL（塗布/烘烤）、SCREEN、Lam Research、應用材料（刻蝕）、KLA（檢測）均已推出或正在開發與 DSA 相容的模組，有望隨著 DSA 產線建設而受益。
• 研發與製造平台：IMEC 作為開放創新中心，其 DSA 專案由多家頭部企業資助；IBM 在 2010 年代將 DSA 列入 7 nm 聯盟研究，與三星、格芯等合作。
• 邏輯廠商：台積電、三星、英特爾均可能成為技術採納者，他們在 DSA 工藝整合中積累的專利和經驗將影響產業生態。
• 儲存器廠商：SK 海力士、美光、鎧俠/西部資料已有 DSA 相關專利版面配置，未來在先道接觸孔製作中可能率先匯入。
• 國內公司：中芯國際、華虹等先進製程晶圓廠通過聯合研發或追蹤研究可能獲得技術儲備，但公開資料未見明確 DSA 產線規劃。上海新陽、安集科技等材料商在光刻膠和特種化學品方面有積累，但目前未見公開的嵌段共聚物產品或導向層材料專門供應。

需注意，DSA 仍未進入實質量產階段，因此上述公司的“受益”帶有高度不確定性，且不同技術路線和標準可能導致贏家分化。

9. 市場規模

由於 DSA 尚未獨立形成量產市場，無法如同 EUV 光刻膠那樣給出確切的市場規模數字。以下資料基於相關工藝的材料和裝置市場推算，來源和口徑均明確標註。

• 先進圖形化材料市場：包含多層圖案化材料、導向層、高階光刻膠等，2023 年全球市場約 4.5 億美元，預計 2028 年增至 7.2 億美元，年均複合增長率約 10%（來源：Techcet 2024 年報告）。其中，DSA 相關開發工具和材料約佔小於 5% 的份額，且多為研發採購。
• 光刻輔助裝置市場：塗膠顯影、退火、幹法刻蝕裝置等，屬於規模數百億美元的裝置市場（2023 年全球半導體裝置銷售額 1063 億美元，SEMI）。DSA 專用模組若實現建制化，遠期（2030 年後）可能帶來 2–5 億美元的增量市場（來源：無獨立機構預測，系基於 3 nm 以下產能擴充套件模型中 DSA 匯入率的粗略推算，僅供參考）。
• 相關服務：光刻工藝整合、掩模圖形資料準備（DSA-aware EDA）、缺陷檢測服務等，如 DSA 進入生產將催生配套服務需求，但目前無第三方統計。

總結：DSA 的獨立市場規模在 2024 年仍處於萌芽階段，潛在規模完全依賴於其在 2028–2032 年間是否被領先邏輯/儲存產線採納。

10. 玩家對比

下表彙總主要參與者在 DSA 領域的版面配置與特點，資訊來自公開論文、會議報告和新聞稿（截至 2024 年 Q3）。

機構	技術路線重點	關鍵成果	合作伙伴	產業化階段
IMEC	化學外延 + EUV 引導；缺陷降低	2023 年 SPIE 展示 12 nm 週期 DSA 線條，LER 2.1 nm	台積電、三星、英特爾等	研發平台，無自主生產
IBM 聯盟	PS-b-PMMA 化學外延用於 7/5 nm BEOL 演示	2017 年演示 7 nm 節點金屬層 DSA 原型	格芯、三星、TEL 等	早期研究為主，未進入量產
台積電	後段互連特定層 DSA 候選	2021 年研討會提及 1.4 nm 節點選項	IMEC 等	內部研發，未公開量產時間
三星	邏輯與儲存 DSA 可行性研究	專利版面配置涵蓋 DSA 用於 DRAM 和邏輯	IBM、IMEC	保密，公開資訊少
英特爾	探索 DSA 作為 EUV 多圖案替代	若干 SPIE 論文涉及引導圖案設計	IMEC、材料商	元件研究，未揭露路線圖
默克	高 χ BCP 材料開發	2022 年推出 sub-10 nm 材料套件	多家 IDM	材料供應商，樣品階段
JSR	PS-b-PMMA 及高 χ 材料	2010 年代末與 IBM 演示合作	IBM、TEL	量產可用，但下游需求未起量
中科院化學所等	嵌段共聚物合成、組裝機理	多項 JACS/Macromolecules 論文	無西方 IDM 合作公開報道	基礎研究階段

關鍵差異：IDM 主要關注工藝整合與良率，材料和裝置商關注產品引數與供應規模，研究機構側重於缺陷機理和標準制定。目前尚無任一聯盟佔絕對主導，格局隨技術路線收斂而變化。

11. 風險

11.1 技術風險

• 缺陷密度：主流邏輯量產要求 <0.01 def/cm²，而目前公開演示的最好水平相差約 2 個數量級（IMEC 2020 年 1.3 def/cm²，引導條紋最佳化後 2023 年改善但仍未公佈量產達標資料）。
• 多層對準：DSA 圖形層與其他光刻層的疊加需要極嚴格的放置誤差（≤1 nm），而 DSA 本身對引導圖案的邊緣粗糙度有放大效應，增加了錯位風險。
• 工藝整合與熱預算：熱退火溫度通常 >250°C，可能影響前層低 k 介質或已摻雜區域。還需與 CMP、刻蝕等前後道工序相容。
• 設計規則與 EDA 工具：DSA 生成圖案限於週期性和規則陣列，無法像光刻那樣自由新增任意形狀。因此晶片設計需要遵循“DSA 友好”的約束規則，而當前主流 EDA 工具對 DSA 引導圖案生成和最佳化支援不足。

11.2 產業與競爭風險

• EUV/高 NA EUV 持續進展：ASML 在 2023 年交付首臺高 NA EUV 系統，預計 2025–2026 年進入量產。若高 NA 能經濟地替代多圖案步驟，DSA 的被需求緊迫性將降低。
• 投資回報不確定：半導體制造每一製程節點的研發投入高達數十億美元，在 EUV 路線仍有改進空間的背景下，管理層可能推遲 DSA 的早期產能投入。
• 標準缺失：缺乏統一的材料規格、工藝條件和設計介面標準，使供應鏈無法形成規模效應。

11.3 智慧財產權與地緣政治風險

• 核心的 DSA 材料組成、引導圖案設計和工藝整合專利主要掌握在 IMEC 及其合作伙伴、IBM、材料商等美、日、歐實體手中。中國廠商若未來想採用 DSA，或面臨較高的授權成本和技術壁壘。
• 出口管制政策可能限制中國獲取高效能 DSA 材料（如高 χ 含矽 BCP），但截至目前未見專門針對 DSA 的管控專案（來源：美國 BIS 2023 年出口管制清單，公開資料未列 DSA 專項）。

12. 誤讀糾偏

• “DSA 會取代 EUV”：事實上，絕大部分產業路線圖都將 DSA 定位為 EUV 的互補技術，用於減輕 EUV 多圖案負擔或實現 EUV 自身難以達到的特定密集圖形。DSA 本身仍需傳統光刻製作引導圖案，並非“無光刻”方案。
• “DSA 工藝簡單，成本極低”：雖然省去部分光刻層，但增加了嵌段共聚物塗布、專用退火和選擇性刻蝕等新步驟，且對缺陷控制要求嚴苛，整體工藝複雜度和成本未必低於最佳化後的 EUV 流程。
• “DSA 已經可以量產”：截至目前，沒有任何一家晶片製造商公開宣佈在量產中使用 DSA。相關演示均基於研發線或測試晶片。
• “PS-b-PMMA 是唯一材料”：早期研究廣泛應用 PS-b-PMMA，但隨著節點縮微，需要更高 χ 材料，材料體系仍在演進中。
• “DSA 只能做線條”：化學外延擅長線條/空間，圖形外延則適用於孔洞陣列，材料選擇可形成柱狀、球狀等形態，應用範圍較廣。

13. 最新事件（截至 2024 年 Q3）

• 2023 年 SPIE 先進光刻會議：IMEC 報告了改進的化學外延工藝，在 12 nm 週期下將 LER 降至 2.1 nm，並探討了 EUV 引導圖案的設計最佳化。
• 2022–2023 年材料商動態：默克推出新型高 χ BCP 系列產品，宣稱可滿足 sub-10 nm 節點；布魯爾科技釋出導向層新材料，降低缺陷基線。
• 2024 年儲存廠商專利：美光公佈一項用 DSA 製作 3D NAND 孔掩膜的方法（美國專利 11,XXX,XXX，2024 年公開），表明儲存端對 DSA 興趣仍在持續。
• ASML 高 NA EUV 交付：首臺 TWINSCAN EXE:5000 交付英特爾（2023 年末），2024 年在 IMEC 聯合實驗室安裝第二臺。此舉可能進一步延緩 DSA 在邏輯端的匯入期望。
• IMEC 路線圖：2024 年 ITF World 大會，IMEC 仍將 DSA 列入 1 nm 節點後的圖案化備選，但強調未來量產取決於缺陷密度突破。

公開資料未見：中國大陸晶圓廠或裝置商在 DSA 工藝整合方面宣佈重大進展或具體計劃。

14. 追蹤指標

若要持續觀察 DSA 的產業化程序，可關注以下維度的公開資訊更新：

• 缺陷密度進展：IMEC、IBM 等機構在 SPIE、IEDM 等會議上報告的 DSA 缺陷率資料，是否接近 <0.01 def/cm²。
• EUV/高 NA EUV 路線圖：ASML 高 NA 裝置的交付、吞吐量和良率表現，直接影響 DSA 的競爭視窗。
• IDM 公開宣告：台積電、三星、英特爾在技術研討會或分析師日上是否提及 DSA 的層數規劃、量產時間線。
• 材料商量產認證：默克、JSR 等的 BCP 產品是否通過代工廠的材料認證（如獲 “qualified material” 狀態）。
• 裝置商訂單：TEL、SCREEN 等是否收穫明確與 DSA 工藝相關的量產裝置訂單。
• 專利分析：DSA 相關專利申請數量和申請人結構的變化，尤其是儲存廠商的針對性專利。
• EDA 工具支援：Cadence、Synopsys 等是否釋出 DSA-aware 設計套件或與代工廠合作參考流。
• 聯盟與標準：是否有大型半導體產業聯盟（如 SEMI 工作組）啟動 DSA 標準化活動。

15. 信源

• 學術與會議文獻：SPIE Advanced Lithography 年會、IEDM 會議錄、Journal of Micro/Nanopatterning, Materials, and Metrology（JM3）、Macromolecules、ACS Nano 等。
• 產業組織與智庫：IMEC 技術路線圖白皮書、SEMI 市場統計、Techcet 材料市場報告、Yole Intelligence 相關分析（但 Yole 至今未釋出專門 DSA 市場報告）。
• 企業公開資訊：台積電年度技術研討會材料、三星/英特爾/美光等企業專利資料庫（USPTO、WIPO）、默克/JSR/布魯爾科技產品釋出新聞稿。
• 行業媒體：AnandTech、Semiconductor Engineering、EETimes、Nikkei Asia，用於追蹤重大合作和事件。
• 中國學術動態：中國科學院化學研究所、復旦大學等官網及其發表文獻。

宣告：本文所有資訊均來自公開資料，標註年份和來源口徑。其中數字若非特指某年實際值，則為行業共識目標或趨勢預判。對於不確定內容已註明“公開資料未見”。撰寫目的僅為產業鏈知識科普，不構成任何投資、技術決策或政策建議。