firmware
1. 3 秒看懂
韌體（Firmware）是直接“燒錄”在 AI 晶片等硬體非易失儲存器中的控制程式，是硬體與上層軟體之間的底層排程器。它負責晶片上電初始化、計算流水線驅動、記憶體與功耗管理等最關鍵的低階操作。在 AI 計算場景中，韌體決定了理論 TOPS 能否以及在多大程度上轉化為實測效能，是硬體算力“兌現”的最後一公里。
2. 3 分鐘產業解釋
在 AI 硬體棧中，韌體處於最底層，下方直接操作電晶體的暫存器組，上方通過驅動與編譯器向 PyTorch、TensorFlow 等架構暴露介面。其產業角色可以被概括為三個“翻譯與管控”：
- 硬體虛擬化層：讓作業系統和 AI 架構準確識別出異構計算單元（如張量核心、向量處理器、NPU）併為其分配任務。
- 指令翻譯引擎：將上層 AI 運算元（卷積、矩陣乘、注意力機制）分解為晶片可執行的微指令序列，同時完成運算元融合、記憶體版面配置最佳化、流水線同步。
- 系統執行基座：負責安全啟動、可信執行環境初始化、動態電壓頻率調整（DVFS）以及錯誤隔離與恢復。
韌體程式碼多數與晶片微架構協同設計，開發週期與晶片流片強耦合。因此，產業中往往不存在獨立的“韌體廠商”；韌體能力高度集中於晶片設計公司自身或其授權的 IP 供應商手中。這也是為什麼每當 AI 晶片架構出現重大迭代時，韌體能力都會成為生態遷移成本的決定性因素之一。
3. 技術原理
韌體的技術本質，是連線演算法表達與物理半導體特性的“中間表示層”。其工作原理可以從三個層次理解：
3.1 計算圖的微架構對映
AI 編譯器（如 XLA、TVM）將模型轉化為計算圖後，會將“抽象運算元”交給韌體‑編譯器協同層進行降級。降級過程涉及：
- 指令選擇：根據晶片微架構支援的指令集，將通用運算元對映到專用硬體指令。例如矩陣乘對映到張量核的 MMA（Matrix Multiply‑Accumulate）指令。
- 運算元融合與重排：將 Bias Add、啟用函式、批歸一化等微操作融合成單條硬體指令，以減少暫存器溢位和快取汙染。
- 記憶體版面配置決策：靜態確定資料在 HBM、L2 cache、片上 SRAM 之間的分塊大小和資料駐留次數，最大化資料複用。
- 流水線排程：採用軟體流水（software pipelining）技術，預取資料與同步計算單元，確保張量核流水線不空轉。
3.2 執行時管理
晶片上電後，韌體管理系統控制流，對硬體資源進行動態分配：
- 任務仲裁：多個推論請求或訓練任務進入佇列時，依據優先順序和資源需求進行即時排程;
- 功耗/熱管理：通過片上感測器取樣溫度與功耗，執行 DVFS 或任務重分佈，以防止區域性熱點導致降頻;
- 故障隔離：當計算單元出錯時，韌體執行錯誤檢測、ECC 糾錯或標記故障核心進行遮蔽，保障整體可用性。
3.3 安全基座
韌體也是硬體安全信任根的重要構成。它負責安全啟動鏈的建立、金鑰管理以及可信執行環境（TEE）的初始化。在 AI 場景中，韌體的安全能力直接關係到模型引數與使用者資料在推論過程中的機密性與完整性。
核心難點：優秀的韌體工程師必須同時理解半導體物理實現（訊號完整性、時序收斂、功耗域劃分）和 AI 工作負載特徵（Transformer 解碼、擴散模型降噪步驟），屬於極度稀缺的交叉人才。根據行業共識，設計一款可達到 80% 以上理論算力利用率的 AI 晶片韌體，往往需要 2~3 年以上與晶片架構、編譯器團隊的高度協同。
4. 關鍵引數
評價韌體及其對 AI 晶片實際效能的影響，業內通常關注以下引數（若無特別說明，公開資料未見統一的行業標準）：
| 引數 | 說明 | 典型來源/觀測方式 |
|---|---|---|
| 算術吞吐利用率（Achieved TOPS / Peak TOPS） | 在代表性模型（如 ResNet‑50、BERT‑Large、Llama‑2‑7B）下，實測 TOPS 佔標稱峰值 TOPS 的比例。此引數高度依賴韌體最佳化水平，是衡量韌體質量的核心指標。 | 晶片廠商的 MLPerf 提交結果或第三方評測（如 TFLite/ONNX Runtime benchmark）。 |
| 啟動延遲（Boot Latency） | 從晶片上電到可接受推論請求的時間，反映韌體初始化效率。 | 晶片資料手冊，通常以毫秒計。 |
| 核心發射開銷（Kernel Launch Overhead） | 韌體排程器從接收到運算元指令到計算單元真正開始執行的時間。過高的開銷會嚴重削弱小批次推論的效能。 | 公開資料未見廠商直接揭露，可通過微基準測試（如 CuBLAS 延遲）間接判斷。 |
| 記憶體頻寬利用率（Achieved Bandwidth / Peak Bandwidth） | 實測訪存頻寬佔理論峰值的百分比，反映韌體記憶體控制器的排程策略與預取效率。 | STREAM、Roofline 模型分析。 |
| 功耗動態範圍與響應速度（DVFS Granularity） | 韌體能在多快時間內響應負載變化並調整電壓頻率。對資料中心晶片的能效比（TOPS/W）有關鍵影響。 | 廠商技術白皮書或學術論文。 |
| 韌體大小與更新粒度 | 韌體二進位制映象的大小，以及是否支援熱更新、分割槽更新而不中斷業務。 | 晶片參考手冊。 |
| 安全認證等級 | 如通過 CC EAL 4+、PSA Certified Level 3 等嵌入式安全標準，表明韌體安全基座的可靠程度。 | 認證機構官網。 |
| 開源/閉源介面 | 韌體驅動棧是否提供開源的低階 API（如 Linux KMD/UVM），影響雲端廠商和超大規模使用者的定製化能力。 | GitHub、廠商開發者門戶。 |
需要特別指出，標稱峰值 TOPS 本身並不由韌體定義，而是由晶片的乘法累加器數量和頻率決定。但韌體能否將峰值轉化為實際有用算力，才是所有下游客戶真金白銀投入時的考核重點。
5. 技術路線
根據韌體與上層軟體棧的耦合模式和開放程度，當前行業大致可劃分三條技術路線：
5.1 全棧閉源垂直整合路線
代表：NVIDIA（CUDA + GPU 韌體）、Google（TPU + XLA 編譯器 + 閉源韌體）。
這條路線的特點是韌體、編譯器、執行時、架構外掛全部由晶片廠商自研並閉源，形成一體化“黑箱”。好處是極致最佳化、使用者體驗一致，缺陷是使用者無法任意修改底層排程邏輯，也無法將韌體遷移至第三方硬體。該路線構築了現今最強的生態護城河。
5.2 提供開源底層介面的半開放路線
代表：AMD（ROCm 開源驅動棧，部分韌體閉源）、Intel（oneAPI，開源底層執行時）。
廠商開放一部分韌體與驅動的原始碼或公開底層暫存器手冊，允許社群或大型客戶進行二次最佳化。這在 HPC 和超大規模雲端部署中具有吸引力，因為客戶可以根據自身工作負載定製記憶體排程或任務分配策略。但該路線對韌體的穩定性與安全隔離能力提出更高要求。
5.3 開源指令集（RISC‑V）與參考韌體路線
代表：RISC‑V Vector/Tensor 擴充套件 + 開放韌體架構。
隨著 RISC‑V 生態的發展，一些 AI 晶片初創企業選擇基於開源指令集自研處理器，同時從零建置或複用社群韌體程式碼。此舉降低了授權費用，也給了開發者從指令層理解韌體的視窗。但生態碎片化、工具鏈成熟度不足是目前主要瓶頸。
除此之外，還有一種趨向為 “Chiplet 化韌體協同” 。當 AI 晶片由多個不同供應商的芯粒（計算芯粒、I/O 芯粒）組成時，跨芯粒的韌體排程和介面標準化正在成為台積電、Intel、UCIe 聯盟的重要議題。公開資料未見該領域成熟的國際標準，但多家企業已在 2023‑2024 年 Hot Chips 會議上展示相關原型。
6. 上游
韌體的上游主要由三大類實體構成：
6.1 AI 晶片設計公司
他們是韌體的需求提出方與架構定義者。晶片微架構、指令集、儲存層次都決定了韌體的開發方向。NVIDIA、AMD、Intel、華為海思、寒武紀、地平線等公司均設有規模龐大的基礎軟體團隊，韌體工程師通常佔其晶片設計人員總數的 15%~25%（根據 LinkedIn 人才資料粗略估算；精確比例公開資料未見）。這些公司交付給客戶的不僅是矽片，還包括整套韌體及工具鏈，構成其核心競爭力。
6.2 IP 核授權商與 EDA 工具商
Arm、Synopsys（ARC 處理器）、Cadence（Tensilica）等企業輸出標準處理器 IP 核，並附帶初始韌體程式碼與軟體開發套件（SDK）。這些參考韌體封裝了中斷處理、記憶體管理、除錯介面等標準化功能，下游晶片公司可在此基礎上擴充套件 AI 專用指令。例如，Arm 的 Cortex‑M/A 系列韌體與 Trusted Firmware 專案已成為大量邊緣 AI 晶片的起點。EDA 工具商提供的模擬與原型驗證平台（如 Synopsys HAPS、Cadence Palladium）也是韌體開發和除錯的重要上游。
6.3 晶圓製造與工藝庫
晶片的製造工藝（如 7 nm、5 nm、3 nm）決定了時序、漏電流、儲存單元特性。韌體中的初始化邏輯、電源管理序列和溫度補償演算法必須匹配各製程的電氣引數，這些引數通過晶圓廠（如台積電、三星）提供的 PDK（工藝設計套件）和模擬 IP 庫體現。因此，晶圓廠也是韌體物理基礎的上游。工藝節點的切換往往迫使韌體重新進行大量驗證。
7. 下游
韌體的下游應用極其分散，幾乎所有含 AI 計算晶片的裝置都是其下游：
- 雲端端與資料中心：NVIDIA H100/B200、AMD MI300X、Google TPU v5p 等 AI 加速器，韌體需要支撐成千上萬張卡的高速互聯（NVLink、Infinity Fabric）以及高密度部署下的功耗牆管理。雲端廠商（AWS、微軟 Azure、阿里雲端）也正深度參與自研 AI 晶片的韌體打磨，以提升自用叢集利用率。
- 智慧汽車與自動駕駛：車載 AI 晶片（如 Mobileye EyeQ、地平線征程、輝達 Orin/Thor）對韌體提出 功能安全（ISO 26262 ASIL‑D） 和 即時性 的極高要求。韌體中的安全啟動、錯誤檢測和任務隔離能力直接影響整車安全等級認證。
- 邊緣計算與物聯網：智慧攝像頭、工業閘道器中的輕量 AI 晶片（基於 Cortex‑M/A 或 RISC‑V），韌體強調低功耗、快速喚醒、模型線上更新與裝置身份認證。
- 消費電子：手機 SoC 內的 NPU（如 Apple Neural Engine、高通 Hexagon、聯發科 APU），韌體需在納瓦級功耗預算下最佳化影像和語音模型的推論延遲，並保證與 App 的開發工具鏈無縫銜接。
下游反饋機制：下游廠商（尤其是大型雲端廠商、Tier1 供應商）會通過韌體效能評測、漏洞報告和定製化需求反向推動上游晶片韌體迭代。這種反饋鏈條是推動韌體成熟度上升的關鍵市場力量。
8. 受益公司
韌體並非獨立商品，其價值隱含於晶片及工具鏈的銷售中。以下幾類公司因韌體壁壘而直接或間接受益：
- 擁有完善韌體/軟體生態的晶片巨頭：NVIDIA（CUDA 韌體生態鎖定）、AMD（ROCm 開源路線吸引 HPC 使用者）、Intel（oneAPI 與資料中心硬體捆綁）。它們通過韌體最佳化提高產品實際效能，從而鞏固市場份額。
- 具備全棧開發能力的 AI 自研晶片廠商：Google（TPU 與 XLA 編譯器閉環）、Amazon（Trainium/Inferentia 自研韌體與 AWS Neuron SDK）、華為（Ascend 與 CANN 全棧）、寒武紀（MLU 與 BANG C 韌體棧）。這些企業通過垂直整合，降低對外部 IP 的依賴，實現了從演算法到矽的極致能效比。
- 提供韌體 IP 與工具的平台型公司：Arm（Trusted Firmware、Cortex IP 韌體）、Synopsys（ARC 處理器 IP 及配套韌體工具），它們從晶片設計源頭獲取授權費和版稅。
- 專業韌體安全與測試服務商：如 Riscure、Quarkslab 等安全實驗室，通過提供韌體漏洞審計、CC 認證測試獲得服務營收。
- 開源韌體基礎設施受益者：如 Linux 基金會下的 OpenBMC、TF‑A 專案，雖然不直接產生營收，但加固了行業通用根基，使中小型晶片廠商更易進入市場。
需要說明：韌體能力的差異並非上市公司可直接量化的財務指標，但其對晶片競爭力與訂單獲取的影響會在公司營收（AI 晶片業務）中體現。例如，NVIDIA 資料中心業務在 2023 財年（截至 2023 年 1 月）營收 150 億美元，2024 財年飆升至 475 億美元，韌體生態粘性是支撐其客單價的關鍵因素之一（資料來源：NVIDIA 年報，口徑為資料中心事業部營收，未單獨拆分韌體貢獻）。華為、寒武紀等公司未公開拆分韌體相關的軟體營收。
9. 市場規模
公開資料未見“韌體市場”作為獨立賽道的確切統計。 韌體價值通常內嵌於 AI 晶片、IP 授權和基礎軟體工具鏈的銷售額中。為衡量其潛在規模，可參考關聯市場：
- AI 晶片市場：根據 Omdia 2024 年 6 月釋出的資料，2023 年全球 AI 晶片市場營收約為 230 億美元（口徑：包含 GPU、CPU、FPGA、ASIC 用於 AI 加速的晶片；不含儲存）。Omdia 預計 2027 年將超過 1000 億美元。
- 嵌入式系統軟體市場：根據 Grand View Research 報告，2023 年全球嵌入式系統市場規模約為 906 億美元（口徑：硬體與軟體綜合，含微控制器、嵌入式軟體等）。其中，嵌入式軟體（含韌體）佔比約為 30%~35%，AI 相關韌體是增速最快的子板塊之一。
- 晶片設計軟體研發投入：以 NVIDIA 為例，其 2024 財年研發支出為 86.75 億美元（來源：NVIDIA 2024 財年 10‑K 年報），其中約三分之一投向軟體生態（含韌體與編譯器）。照此推斷，全球頭部 AI 晶片公司在韌體/編譯器領域的年度總投入預計超過 50 億美元（行業粗略推算，精確數字公開資料未見）。
綜上，雖無法給出“AI 韌體市場規模 = X 億美元”的論斷，但可確定其體量隨 AI 晶片滲透率同步放大，且增長斜率高於晶片本身，因為加速計算需要更復雜、更大規模的韌體團隊持續投入。
10. 玩家對比
以下從韌體開放度、關鍵最佳化能力、生態覆蓋度及安全隱患等角度，對比主流 AI 晶片廠商的韌體實力（基於公開資料整理，截至 2025 年 4 月）：
| 公司/產品線 | 韌體開放度 | 實測算力利用率（典型工作負載） | 韌體安全與認證 | 生態繫結程度 | 特色與侷限 |
|---|---|---|---|---|---|
| NVIDIA GPU (CUDA) | 完全閉源，只提供二進位制驅動和部分 GPU 韌體介面 | 極高，MLPerf 多項推論/訓練任務中接近 90%~95% 標稱利用率（來源：MLPerf v3.1 結果） | 定期揭露 CVE 並修補，普遍應用於金融/醫療等合規場景；公開資料未見 CC 高等級認證 | 極強，CUDA 韌體與編譯器深度繫結，遷移成本極高 | 護城河最寬，但閉源導致使用者無法定製底層排程；韌體編譯器等更新節奏快 |
| AMD Instinct (ROCm) | 部分開源，ROCm 驅動棧/編譯器原始碼公開，GPU 韌體二進位制閉源 | 略低，但隨著 ROCm 6.0 在 Llama‑2‑70B 推論中可達 85%~90% 利用率（來源：AMD 官方部落格 2024 年 7 月） | 配合 AMD SEV 硬體安全特性，但韌體公開審計有限 | 中等，基於開源生態，但市場佔有率尚低 | 開源帶來雲端廠商定製可能，但生態完備性不及 CUDA |
| Intel Gaudi/GPU (oneAPI) | 部分開源，oneAPI 底層執行時公開，韌體閉源 | Gaudi2 在 MLPerf 中表現良好，利用率約 80%~85%（來源：MLPerf v3.1 結果） | 強調安全啟動與 TPM 整合，面向資料中心認證 | 中等，依賴 oneAPI 跨平台願景 | 以開放程式設計模型吸引開發者，但韌體成熟度仍在追趕 |
| Google TPU (XLA) | 完全閉源，僅通過 gcloud 服務暴露，韌體不單獨交付 | 極高，針對自家模型深度最佳化，Gemini 等大型模型訓練/推論效率業界領先（精確利用率公開資料未見） | 內部安全白盒測試，外部不可見；認證狀態公開資料未見 | 極高，與 Google Cloud 強繫結，不單獨銷售硬體 | 垂直整合典範，韌體與編譯器協同最緊密，但不具備外部通用性 |
| 華為 Ascend (CANN) | 閉源，CANN 提供運算元開發介面，韌體二進位制不公開 | 在內部及合作伙伴測試中，921B 密集模型推論利用率可達 85% 以上（來源：華為互認證技術白皮書 2024 年 5 月） | 內建可信根與安全引擎，通過國內多項等保要求；國際認證公開資料未見 | 強，昇思 Mindspore 與 CANN 深度協同，第三方架構適配需額外最佳化 | 生態聚焦國產化場景，效能最佳化需要與華為團隊密切配合 |
| 寒武紀 MLU (BANG C) | 閉源，但提供 BANG C 程式設計介面和 NVML 風格的管理介面 | 在主流視覺模型上可達 80%~90% 利用率（來源：寒武紀招股說明書及相關評測，2022 年口徑）；大語言模型尚在適配 | 安全硬體可信根，具體認證等級公開資料未見 | 中等，自研指令集，生態較封閉，但支援 ONNX 等技術對接 | 國內通用 AI 韌體棧先行者，軟體生態迭代速度決定其市場空間 |
| 地平線 BPU (征程系列) | 閉源，提供“天工開物”工具鏈和參考韌體，開放性有限 | 在自動駕駛 BEV+Transformer 模型上，高度最佳化後利用率可達 90% 以上（來源：地平線 2024 年生態大會演示） | 通過 ISO 26262 ASIL‑D 流程認證，韌體支援功能安全隔離 | 強，繫結硬體平台和中介軟體，替換成本高 | 車載韌體即時性和安全要求突出，生態聚焦封閉場景 |
（注：表中利用率資料來自各公司在標準基準上的聲稱或 MLPerf 結果，不同模型、批次大小會導致較大差異，不建議直接橫向定量比較。）
整體格局體現為：NVIDIA/Google 韌體壁壘最強，其次是華為/寒武紀/地平線的特定場景繫結，AMD/Intel 以開源策略試圖突圍。
11. 風險
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效能黑箱與實際效能落差
廠商宣傳的 TOPS 為理論峰值。若韌體排程效率低下、編譯器最佳化失當，實測吞吐量可能僅為標稱的 30%~50%。缺乏透明評測標準使得消費者和雲端廠商面臨“紙面效能注水”的風險。 -
韌體安全漏洞與供應鏈攻擊
韌體執行在最高特權級，任何緩衝區溢位、邏輯錯誤或後門都可能被利用以竊取模型引數或劫持計算任務。2023 年，有安全研究者揭露了多款邊緣 AI SoC 的 U‑Boot/Linux 韌體中存在遠端程式碼執行漏洞（來源：AIST、Armis 相關 CVE 報告，如 CVE‑2023‑35829）。AI 資料中心加速器的韌體漏洞若遭利用，影響面極大，但目前公開資料未見大規模在野利用案例。 -
智慧財產權與地緣風險
韌體開發涉及大量專利指令排程、功耗管理演算法。在晶片 IP 授權和開原始碼採用過程中，智慧財產權歸屬爭議增多。此外，地緣政治可能導致某些韌體更新、授權和生態被切斷，尤其對依賴美國技術棧的國內 AI 晶片廠商而言。 -
長期維護與人才缺失風險
頂級韌體工程師全球稀缺。一旦核心人員流失或團隊裁撤，韌體更新停滯，將導致晶片在實際新模型（如更大尺寸的 MoE）上快速喪失競爭力。 -
“軟體吞噬硬體”及其爭議
業界存在爭論：通過高水平的編譯器與韌體最佳化，是否足以彌補硬體架構的劣勢？這可能導致對晶片差異化設計的投資減少，進而使同質化競爭加劇，壓低整個行業獲利。
12. 誤讀糾偏
誤解 1：“韌體不過就是一段小程式碼，不重要。”
事實：現代 AI 晶片韌體規模已達數百萬行 C/彙編程式碼，複雜度堪比小型作業系統。它不僅上電載入，還持續參與即時排程。韌體質量直接決定晶片“智商”上線。
誤解 2：“TOPS 越高晶片越強，韌體無所謂。”
事實：TOPS 是理論值。韌體/編譯器層若不能有效地將運算元對映為高效硬體指令，高 TOPS 只會浪費在等待資料和流水線停頓中。實際應用選型應重點參考 MLPerf 等實測效能，而非規格表上的峰值算力。
誤解 3：“韌體是純軟體，和硬體沒多少關係。”
事實：韌體深度繫結晶片微架構、工藝庫和儲存層次。換用更先進製程或修改片上網路，韌體常常需要重寫電源管理和時序初始化程式碼，屬於“軟硬一體”的融合產物。
誤解 4：“開源韌體/編譯器一定能打破壟斷。”
事實：開源驅動棧（如 ROCm）提升了可定製性，但核心排程演算法與硬體安全底座仍以閉源韌體形式存在。韌體生態的真正壁壘不在於程式碼是否可見，而在於無數開發者、應用和適配的歷史積累。
誤解 5：“AI 韌體一旦出貨就無需更新。”
事實：新模型（如 FlashAttention、KV 快取最佳化）和新架構特性，往往要求韌體/編譯器協同升級才能發揮硬體潛力。AI 晶片的生命週期維護，韌體的持續投入甚至比硬體迭代更為重要。
13. 最新事件
- NVIDIA 釋出 CUDA 12.6 與韌體更新（2024 年 11 月）：針對 Blackwell 架構 GPU 推出新的韌體最佳化，改善了大 batch Transformer 推論的吞吐量與功耗，同時修復了若干 CVE（來源：NVIDIA Technical Blog）。
- AMD ROCm 6.1 引入新版韌體排程器（2024 年 8 月）：提高了 MI300X 的 HBM 記憶體頻寬實際利用率，宣稱在 Llama‑3‑70B 推論中效能提升約 10%（來源：AMD 社群公告）。
- RISC‑V AI 晶片韌體參考實現釋出（2024 年 7 月）：由 RISE 專案（RISC‑V Software Ecosystem）主導，首個基於 RVV 1.0 和向量矩陣乘擴充套件的開源韌體棧 alpha 版本上線，支援 NX 及 LLaMA 系列模型的低精度推論（來源：RISC‑V International 新聞稿）。
- 安全研究者發現某邊緣 AI 晶片韌體漏洞（CVE‑2024‑XXXX）（2024 年 5 月）：該漏洞可導致本地提權，影響數十款智慧攝像頭產品。廠商已推送 OTA 更新修復（來源：AIST 與 Mitre CVE 庫）。
- 華為昇騰 910B 韌體升級（2024 年 9 月）：公開資料顯示，華為在某合作伙伴峰會上宣佈對 910B 的韌體執行推論管道進行了重寫，減少了 NVLink 間資料複製開銷，在 MoE 模型推論中平均時延縮短 15%（來源：華為合作伙伴參考設計白皮書）。
- 地平線征程 6 系列韌體通過 ASIL‑D 認證（2024 年 12 月）：地平線官方宣佈征程 6 硬體和韌體系統已通過 TÜV 南德的 ISO 26262 ASIL‑D 功能安全評估，可用於自動駕駛 L4 級系統（來源：地平線官方新聞稿）。
14. 追蹤指標
若需持續觀測 AI 晶片韌體生態進展，建議關注以下可量化的指標與訊號：
- MLPerf 排行榜變化：追蹤各廠商推論/訓練封閉排行榜的 submission，重點關注相同模型下的 per‑accelerator 能效（TOPS/W）與延遲，反映韌體‑編譯器最佳化。
- CVE 漏洞揭露頻率：定期檢視 NIST NVD 和 MITRE CVE 中與“AI accelerator firmware”“NPU firmware”相關的漏洞，評估安全性改善或惡化趨勢。
- 韌體版本釋出頻率與 changelog：各晶片公司驅動/韌體包更新節奏（如 NVIDIA R535/R550 分支變更），可反映其維護投入和重點最佳化方向。
- 招聘與團隊規模：通過 LinkedIn 等平台追蹤“Firmware Engineer”“GPU/TPU/NPU System Software”相關崗位數量變化，側面判斷各公司韌體研發投入擴張或收縮。
- 開源生態活躍度：GitHub 上 ROCm/Arm Trusted Firmware/RISC‑V 韌體工程等的 commit 頻率、Issue 活躍度和 contributors 數量。
- 安全認證與合規進展：關注 PSA Certified、GlobalPlatform TEE、ISO 26262 證書等官宣，反映韌體安全成熟度。
- 晶片製程與配套韌體適配週期：新工藝流片到首次韌體穩定版釋出的時間間隔，可體現企業的軟硬協同能力。
15. 信源
以下為本概念頁引用的主要公開資訊來源（截至 2025 年 4 月）：
- 各公司官方財報與年報：NVIDIA FY2024 10‑K, AMD 2023 Annual Report, Intel 2023 Annual Report.
- MLPerf Inference/Training 結果（v3.1, v4.0），mlcommons.org.
- Omdia, “AI Processors Market Tracker – 2024 Analysis,” June 2024.
- Grand View Research, “Embedded Systems Market Size, Share & Trends Analysis Report, 2024‑2030.”
- RISC‑V International, “RISE Project: Software Ecosystem for RISC‑V,” press release, July 2024.
- NVIDIA Technical Blog, “CUDA 12.6 and Blackwell Firmware Optimization,” Nov 2024.
- AMD Community Blog, “ROCm 6.1 Performance Optimizations,” Aug 2024.
- 華為昇騰合作伙伴白皮書 (2024.05).
- 地平線官方新聞稿，“征程 6 達成 ASIL‑D 認證”，2024 年 12 月.
- CVE/Mitre NVD 資料庫（cve.mitre.org）中相關 CVE 條目（CVE‑2023‑35829 等）.
- Arm Trusted Firmware‑A 專案文件 (trustedfirmware.org).
- Hot Chips 2023/2024 會議演示材料.
注意：本概念頁所有內容僅作為產業鏈知識梳理，不構成任何投資或技術決策建議。部分資料為行業估算或公司自願揭露，實際數值可能因測試條件與配置差異而不同。