Gaafet

1. 3 秒看懂

GAAFET（全環繞柵極場效應電晶體）是一種將電流通道完全包裹在柵極之中的電晶體。可以把它想像成：FinFET 只是從三面捏住電流的“夾子”，而 GAAFET 是用 “超薄奈米片” 把電流通道像 “香腸腸衣”一樣從四面八方嚴密包裹，開關更快、漏電更少，是實現 2nm 及以下晶片效能與功耗雙重飛躍的核心架構。

2. 3 分鐘產業解釋

2.1 它到底是什麼

GAAFET，尤其是最主流的 奈米片（Nanosheet）電晶體，是驅動下一代高效能運算、AI 晶片和低功耗移動 SoC 的關鍵器件結構。在上一代 FinFET 工藝中，柵極只能控制電流溝道的三個面（頂面和兩側）。當電晶體柵極長度微縮到 15nm 以下時，從溝道底部洩漏的電流越來越大，“關斷不嚴”直接導致功耗失控。GAAFET 通過讓柵極從四個方向環繞奈米片溝道，極大地增強了靜電控制能力，使電晶體在更小尺寸下仍能實現更強的驅動電流和更低的關斷漏電。這就好比把傳統的平面柵變成了一個立體的全封閉籠子，把電流路徑“鎖”得嚴嚴實實。

產業界普遍將 GAAFET 視為 後 FinFET 時代延續摩爾定律的必經之路。它並不是某一個廠商的獨有概念，而是三家先進邏輯製程巨頭——台積電、三星電子和英特爾——在 2nm 及以下節點共同選擇的電晶體架構。台積電稱之為“Nanosheet”或 GAAFET，三星直接稱之為 GAA，英特爾則命名為 RibbonFET，本質上都屬於全環繞柵極架構。

2.2 為什麼 2026–2030 年是關鍵視窗期

根據野村證券《Greater China Semi》報告的論述，2026–2030 年將是 GAAFET 技術從旗艦產品向主流應用全面滲透的關鍵視窗期，其重要程度堪比 2014–2016 年 FinFET 全面取代平面電晶體的躍遷。

2nm 製程大規模量產落地
台積電 N2、三星 SF2/ SF3、英特爾 Intel 18A 等節點將在 2025–2026 年陸續進入風險量產與初期大批次生產階段。這標誌著 GAAFET 在產業層面正式告別技術驗證期，進入 商業交付與出貨 階段。目前已知用作風險試產驗證的客戶包括Apple、輝達、高通等核心設計公司。
AI 和 HPC 的算力壓強推動架構升級
大型模型訓練和推論所需的算力增長遠超傳統半導體微縮所帶來的收益，必須通過架構創新來繼續降低單位算力成本。GAAFET 能在同等功耗下提供更高的頻率和電晶體密度，或保持在同等效能下大幅壓低功耗，這恰好是資料中心 GPU、定製 AI ASIC 以及自動駕駛晶片亟待突破的瓶頸。
產業鏈價值重新分配
GAAFET 的多層奈米片結構、高精度選擇性刻蝕和原子層沉積工藝，使得刻蝕、薄膜沉積、量測檢測等裝置的單機價值量大幅上升，氣體、前驅體、先進光刻膠等材料也隨之升級。從上游裝置到晶圓代工，再到 EDA 和 IP 設計服務，整個供應鏈面臨一次 “價值高地轉移”。

2.3 增長預期

野村證券在相關報告中明確指出，全球先進邏輯製程（≤3nm）的晶圓代工營收 在 2026 至 2030 年期間的複合年增長率預計將 顯著高於全球半導體代工市場的平均增速，成為整個半導體產業增長的核心引擎。同時，GAAFET 相關的裝置與材料市場增速預計會更為陡峭，部分細分賽道（如高選擇性刻蝕裝置、金屬氧化物前驅體）可能出現階段性供給短缺。

3. 技術原理

3.1 從 FinFET 到全環繞

FinFET 的核心是將電流溝道做成豎立的“鰭”，柵極包裹鰭的三個面。受限於鰭的寬高比和實際製造能力，當柵極長度縮短到約 12nm 以下時，即使在“關斷”狀態下，電流仍會從鰭的底部區域洩漏，導致靜態功耗迅速增加。產業上稱之為 “短溝道效應”加劇。

GAAFET 不再使用直立的鰭式溝道，而改用 水平堆疊的奈米片（Nanosheet） 作為溝道。在多片奈米片之間留有極窄的間隙，柵極金屬和高 k 介電質會完整地填充這些間隙，將每一片奈米片 四項環繞，實現對溝道電位的極致控制。因此，電晶體從“三面柵”升級為 “四面柵”，能夠有效抑制短溝道效應。台積電公開技術資料顯示，與 N3（FinFET）相比，N2（奈米片 GAA）在相同功耗下速度提升約 10%–15%，在相同速度下功耗降低約 25%–30%，且邏輯密度可提升逾 15%。這些改善很大程度上正是源於全環繞柵極帶來的優異靜電特性。

3.2 奈米片堆疊與製造流程

GAAFET 的製造可大致分為幾個關鍵階段：

超晶格外延生長
在矽襯底上交替外延生長矽（Si）和矽鍺（SiGe）多層薄膜，形成奈米片數量和厚度由疊層決定的超晶格結構。
鰭條與假柵形成
通過光刻和刻蝕定義出鰭條狀的圖案，並建置臨時性的多晶矽假柵極。
內部隔離與源漏形成
在假柵兩側完成源極/漏極的外延與摻雜，並進行內部絕緣隔離，這一步對極小尺寸控制能力要求極高。
犧牲層選擇性刻蝕（奈米片釋放）
這是 GAAFET 最核心的挑戰之一——用高度選擇性的蝕刻工藝去除 SiGe 犧牲層，同時保持 Si 奈米片的完整性和介面質量。任何對奈米片的損傷都會導致成品電晶體效能惡化或良率崩塌。應用材料和科林研發集團的相關工藝方案持續迭代，選擇性刻蝕比已能做到 >100:1。
高 k 金屬柵極全環繞填充
在奈米片表面以及片間間隙沉積超薄、高均勻性的高 k 介電質（如 HfO₂），再用金屬柵極材料（如 TiN、TaN、TiAl 等功函式金屬）進行填充。此步驟幾乎完全依賴原子層沉積（ALD）技術來實現。
後續互連
完成柵極接觸、源漏接觸，以及多層銅或鈷互連，並引入可能的新型材料以降低電阻電容延遲。

3.3 與 FinFET 的關鍵區別

維度	FinFET	GAAFET（奈米片）
溝道形狀	直立鰭片	水平堆疊奈米片
柵極包裹面數	三面	四面（全環繞）
靜電控制能力	受鰭底洩漏限制	極為優異，關斷漏電低
可調性	通過鰭高和鰭寬調節有限	可獨立調節奈米片寬度，實現多 Vt
微縮潛力	3nm 已近極限	可延伸至 1.4nm 及 CFET

4. 關鍵引數

4.1 柵極長度與奈米片幾何

柵極長度（Lg）：2nm 節點（台積電 N2）的實際柵極長度約為 12 nm 左右（仍保留“2nm”為命名節點，不代表實際物理尺寸，系行業慣例）。公開資料顯示英特爾 Intel 18A 的有效柵極長度在同一量級。
奈米片寬度（Wns）與厚度（Tns）：典型奈米片厚度控制在 5–7 nm，寬度可在 15–55 nm 間設計選擇，以此分別最佳化低功耗（LP）和高效能（HP）應用。不同寬度電晶體可共存於同一晶片，實現更靈活的 PPA（功耗、效能、面積）折中。
奈米片層數：初期量產多采用 2–3 層奈米片堆疊，以獲得有效的溝道寬度，同時平衡工藝複雜度和良率。未來節點（如 1.4nm）可能擴充套件至 4–5 層，以繼續提升單位面積的驅動電流。

4.2 電性引數與效能收益

驅動電流（I_on）：台積電 N2 相較 N3 在相同洩漏電流下 NMOS/PMOS 驅動電流分別提升約 8%–12%（公開技術論文）。
關斷漏電（I_off）：得益於全環繞柵極的靜電控制，2nm GAAFET 在 0.7V–0.75V 工作電壓下的漏電可比 3nm FinFET 降低 30%–50%（公開資料未見精確數值，基於台積電技術論壇 PPT 功效曲線估算）。
亞閾值擺幅（SS）：接近理想值的極限（60 mV/dec），實驗室和在研階段的 GAAFET 器件可實現約 65–70 mV/dec，表明開關特性極為陡峭。
工作電壓（Vdd）：2nm 節點標準 Vdd 有望進一步降低至 0.70 V 左右，相比 3nm 的 0.75 V 左右再次降低，這對動態功耗的平方級貢獻意義重大。

4.3 良率與缺陷密度

早期良率是 GAAFET 商業化的最大障礙。三星 3nm GAE 節點在 2022 年下半年率先量產，但根據多家半導體分析機構（如 TrendForce）在 2023–2024 年期間的評估，其早期良率改善緩慢，導致難以獲得大量外部訂單，客戶僅限於加密貨幣挖礦等利基市場。台積電則明確對外表示 N2 研發階段的 D0 缺陷密度（每平方釐米缺陷數）學習曲線快於同一階段的 N3，預計大批次生產時可迅速達到與 N3 類似的成熟良率水平。英特爾的 Intel 18A 據其 2024–2025 年公佈進展，良率里程碑達成時間與預期相符。不同廠商良率的具體數字屬於高度商業機密，多數情況下僅以“良率健康”“已達標”等定性表述公開。

5. 技術路線

5.1 台積電：N2 → N2P → A14

N2（奈米片 GAA）：2025 年下半年風險量產，2026 年大規模量產。面向智慧手機旗艦 SoC、HPC GPU/CPU。
N2P：N2 的效能增強版，預計 2026 年底推出，進一步最佳化功率和密度。
A14（1.4nm 節點）：將延續 GAA 架構，並可能進一步引入高數值孔徑（High-NA）EUV 光刻，預計 2028 年左右量產。台積電表示在 A14 上將繼續使用奈米片，同時評估 CFET（互補 FET）架構，但量產時間可能落在 2030 年前後。

5.2 三星：3nm GAE → SF3 → SF2

3nm GAE：2022 年 6 月宣佈量產，為業界首個 GAA 商用節點。實際量產規模和客戶覆蓋面有限，主要用於內部及小眾領域。
SF3：第二代 GAA，主要面向移動和 HPC，2024–2025 年間相繼流片。外媒報道三星在爭取高通、AMD 等客戶定製化設計時，仍面臨良率與功耗競爭力挑戰。
SF2：第三代 GAA，計劃 2025 年量產，2026 年進入大批次交付。目標直接對標台積電 N2，器件效能大幅最佳化，且有意將背面供電網路（BSPDN）整合到該節點上。

5.3 英特爾：Intel 20A → Intel 18A → Intel 14A

Intel 20A：RibbonFET（GAA） + PowerVia 背面供電，2024 年隨 Arrow Lake 客戶端處理器引入，但 Intel 後來將部分客戶端產品外包給台積電，20A 作為內部驗證節點的色彩較重。
Intel 18A：2025 年下半年進入量產，面向下一代伺服器處理器（如 Clearwater Forest）及客戶端處理器 Panther Lake。Intel 宣稱該節點在效能功耗比上可與台積電 N2 競爭。
Intel 14A：計劃於 2027–2028 年推出，將引入 High-NA EUV 並最佳化 RibbonFET 結構，繼續強化代工服務（IFS）對外部客戶的支援。

5.4 後續路線：CFET 與 3D 堆疊

GAAFET 並不是終點。台積電、三星和英特爾均已在公開技術論文中討論了 CFET（互補場效應電晶體） 架構，即將 NMOS 和 PMOS 垂直堆疊，從而在更小的水平面積上承載更多邏輯功能。這有望在 2030 年前後成為 1nm 級及以下節點的核心架構。GAAFET 積累的奈米片製造、棄層選擇性刻蝕、高深寬比填充等工藝經驗，將直接轉化為開發 CFET 的技術基礎。

6. 上游

GAAFET 的製造複雜性使得上游裝置和材料需求出現結構性升級，價值增量十分顯著。

6.1 半導體裝置

光刻裝置
- ASML 仍為 EUV 光刻裝置的唯一供應商。在 2nm 節點，台積電和三星主要使用 0.33 NA EUV，通過多重曝光實現需要的圖形。
- 英特爾率先採購併投入 High-NA EUV（0.55 NA），用於 Intel 14A 及以後的開發。根據 ASML 2024–2025 年年報及公開投資者材料，High-NA 單臺售價超過 3.8 億歐元，GAA 和未來 CFET 節點的多重曝光需求將推動 EUV 裝置需求量持續高位。
刻蝕裝置
- 奈米片釋放所用的選擇性刻蝕是核心增量。應用材料、科林研發集團、東京電子三分天下。Gartner 2025 年資料顯示，三家企業合計約佔全球刻蝕裝置市場份額的 80% 以上。GAAFET 帶來的高深寬比刻蝕和極高選擇性要求，使得介質刻蝕和原子層刻蝕（ALE）需求大幅攀升。
薄膜沉積裝置
- 高 k 介電層、金屬功函式層的沉積幾乎全部依賴 ALD 技術。
- ASM International 和 東京電子 是 ALD 裝置的主要供應商，應用材料亦有完整解決方案。
- 此外，氮化矽、氧化矽等絕緣層的原子級沉積需求隨層數增加而上升。
量測與檢測裝置
- 多層奈米片內部的三維形貌、缺陷、膜厚均勻性要求極其苛刻。
- 科磊（KLA） 在光學檢測和電子束量測方面佔據主導；應用材料的 Endura® 系列 也集成了線上量測能力；日立高新 的 CD-SEM 是關鍵尺寸量測的主力裝置。
- GAA 節點量測裝置在整線投資中的佔比預計高於 FinFET 節點（公開資料未見具體數值）。

6.2 材料

晶圓與襯底材料：高純度矽晶圓供應商仍以信越化學和 SUMCO 為主導。此外，用於應變工程的 SiGe 及 SOI 等特種襯底需求上升。
電子特種氣體與化學品：選擇性刻蝕用氣體（如 HCl、ClF₃、新型氟碳基氣體）和高 k 前驅體、金屬前驅體的消耗量明顯增加。供應商包括 Entegris、默克（Merck KGaA）、液化空氣集團 等。
光刻材料：EUV 光刻膠與底層抗反射塗層（BARC）對解析度、線邊緣粗糙度要求大幅提升，推動 JSR、信越化學、東京應化等廠商升級產品。
CMP 拋光液與墊：奈米片形成和多層互連過程中的化學機械拋光步驟增多。Cabot Microelectronics、杜邦、富士美 等為主要供應商。

7. 下游

7.1 智慧手機 SoC

2nm GAAFET 能效比的大幅最佳化，對受困於散熱和續航的手機旗艦晶片極為珍貴。預計 2026–2027 年，Apple A 系列和高通驍龍 8 系列旗艦平台將率先採用台積電 N2 或三星 SF2。手機 SoC 將藉助 GAA 實現更高的單核頻率、更智慧的 AI 引擎和更低的日常功耗。

7.2 高效能運算與 AI 加速器

AI 大型模型訓練和推論晶片的核心訴求是最大化每瓦算力。GAAFET 的驅動電流提升與漏電降低直接轉化為更強的張量計算能力和更低的資料中心功耗。輝達下一代 GPU 架構、AMD 的伺服器 CPU/APU、Google TPU 和亞馬遜 Trainium 等定製 ASIC 均有望在 2026–2028 年間匯入 GAA 製程。英特爾基於 18A 的自家 AI 加速器及伺服器處理器也在向這一方向演進。

7.3 資料中心 CPU 與網路晶片

雲端服務商對單核效能和能效有極高要求。ARM Neoverse 架構和 x86 架構的伺服器 CPU 將全面切換到 2nm GAA 節點。台積電已表明 N2 針對 HPC 平台提供專門的標準單元庫和高速 SerDes IP，為多核互聯提供高頻寬、低功耗解決方案。

7.4 汽車與自動駕駛

車規晶片對可靠性和長壽命要求極高，匯入先進製程的速度相對較慢，但自動駕駛 L4/L5 晶片對算力和能效要求極高。預計 2028 年後，基於 GAA 的 2nm/1.4nm 工藝將開始進入下一代智駕域控制器，但需經歷較長的車規認證週期。

8. 受益公司

（以下內容僅用於產業鏈梳理，不構成任何投資或買賣建議）

8.1 先進晶圓代工廠

台積電：技術領先地位穩固，N2 平台是客戶生態最成熟的選擇，獲得Apple、輝達、AMD 等核心客戶首批訂單。
三星電子：率先量產 GAA 但良率爬坡過程偏長。三星代工寄望於 SF2 節點追平甚至反超台積電，並通過整合背面供電等差異化贏得客戶。
英特爾：以 RibbonFET + PowerVia 組合策略，在 Intel 18A 上持續投入，意圖通過 IDM 2.0 戰略爭取外部代工客戶。

8.2 半導體裝置廠商

ASML：作為 EUV 和 High-NA EUV 的唯一供應商，邏輯製程越先進，其單機貢獻值越大。
應用材料、科林研發集團、東京電子：分別在薄膜沉積、刻蝕、清洗等領域具備綜合能力，GAA 晶圓廠的大量擴充帶來裝置需求。
科磊：量測檢測環節的複雜化和價值提升，使公司將持續受益。
ASM International：ALD 關鍵工藝的專家，在 GAA 高 k 金屬柵極填充工序中地位突出。

8.3 材料與化學品廠商

信越化學、SUMCO：矽晶圓主力供應商，並涉足先進光刻膠。
Entegris、默克、液化空氣：電子特氣和高純前驅體的重要來源。
JSR、東京應化：EUV 光刻膠的關鍵創新者和提供者。

8.4 EDA 與 IP 提供商

新思科技（Synopsys）、益華電腦（Cadence）：針對 GAA 器件模型和工藝設計套件（PDK）的開發至關重要，標準單元庫、版面配置佈線、寄生引數提取等工具均需要大幅升級。
Arm：作為最大的處理器 IP 供應商，其 Cortex 和 Neoverse 核心在 GAA 工藝上的物理設計實現直接影響行業生態發展。

9. 市場規模

9.1 代工營收

野村證券《Greater China Semi》報告指出，先進製程晶圓代工營收將從 2026 年起加速增長，GAAFET 相關製程（2nm 及以下）的營收貢獻佔比在未來五年內持續攀升。根據這一趨勢，綜合 Counterpoint Research 和 IC Insights（現歸 TechInsights）等機構的公開預測摘要，全球 2nm 及以下製程的代工營收未來數年的年複合增長率可能達到 50% 以上，有望從 2026 年的數十億美元級別增長至 2030 年的數百億美元級別。由於各家機構口徑和基期不同，此處僅引用增長方向，具體數值所需模型引數建議參閱原機構完整報告。

9.2 裝置市場

行業組織 SEMI 在《全球半導體裝置市場報告》中預測，2025–2027 年全球晶圓廠裝置支出將維持高位，其中 300mm 晶圓邏輯/代工廠的裝置投資將受 2nm GAA 技術拉動。特別是 高選擇性刻蝕、ALD、EUV 以及 線上量測 的採購額佔比將顯著高於 FinFET 世代。以台積電 2025 年資本支出預算約 320 億–360 億美元（來源：台積電年度法說會）和三星半導體資本支出規劃為參照，兩家公司在 2025–2026 年度對 GAA 產能的投入合計超過 500 億美元（部分建設期延續至 2027 年）。這部分投資的約 70%–80% 將轉化為裝置採購。

9.3 材料市場

TECHCET 等材料分析機構指出，先進邏輯製程（3nm 及以下）的晶圓材料、電子特氣和前驅體市場在未來幾年將保持兩位數增長，GAAFET 對 ALD 前驅體、選擇性刻蝕化學品的單位消耗量較 28nm/16nm 等節點可高出數倍。2026–2030 年，GAA 相關材料市場的年化增速有望超過半導體材料行業整體增長率 10 個百分點以上。

10. 玩家對比

10.1 量產進度與良率

廠商	首個 GAA 節點	量產時間	良率進展（公開資訊）
台積電	N2	2025 H2 風險量產，2026 大規模量產	D0 學習曲線優於同期 N3，良率快速改善
三星	3nm GAE	2022 H2 首先量產	早期良率低迷，客戶端出貨有限；SF3/SF2 良率改善
英特爾	Intel 18A	2025 下半年量產	已達成關鍵良率里程碑，2026 年擴大量產

10.2 技術特色

台積電：偏好在 FinFET 到 GAA 的過渡中保持相對穩健的策略，重視良率與成熟的設計生態。N2 首次整合 GAA 即採用奈米片方案，暫未加入背面供電（背面供電可能在 N2P 或 A14 引入），以降低整合風險。
三星：風格激進，率先大膽量產 GAA，並即將在 SF2 引入背面供電網路（BSPDN），通過技術組合吸引客戶。但其在良率和設計基礎設施上的追趕壓力較大。
英特爾：同時推出 RibbonFET 和 PowerVia 背面供電，意圖通過“架構組合拳”實現效能飛躍。其代工模式（IFS）正積極拉攏外部客戶，但需證明其製程服務能夠達到獨立代工廠的標準。

10.3 客戶與生態

台積電：擁有最完整的開放創新平台（OIP）和 PDK，客戶基礎最廣，Apple、輝達、AMD、高通、博通等核心設計企業均深度繫結。
三星：客戶相對集中於高通（部分產品線）、Google Tensor、自家 Exynos 以及少量加密貨幣或小眾 AI 晶片客戶，正在努力拓展 AMD、高通等公司更重要的產品線。
英特爾：除自家 CPU/GPU 外，已宣佈與聯發科等廠商達成代工意向，但在 GAA 節點的外部客戶數量仍遠不及前兩家。

11. 風險

11.1 良率與生產爬坡風險

GAAFET 奈米片釋放和全環繞金屬柵極填充的工藝視窗極窄，任何引數的偏離都可能導致整片晶圓報廢。歷史上 FinFET 早期量產同樣經歷過良率低谷。如果台積電 N2、三星 SF2 或 Intel 18A 在試產或量產初期出現良率明顯不及預期的情況，將拖累客戶匯入時程和大規模出貨能力，進而影響整個生態的競爭格局。

11.2 成本攀升與客戶接受度

2nm 晶圓每片報價或較 3nm 大幅上漲（公開資料未見具體定價，但業界預期單晶圓價格可能接近 3 萬美元甚至更高）。這使得只有最高階、最能獲取溢價的產品線能夠負擔。若下游消費電子、資料中心等終端市場需求不振，設計廠商可能推遲晶片流片或削減投片量，影響 GAA 產能利用率和投資回報。

11.3 技術替代與路徑競爭

背面供電（BSPDN） 與 GAA 可分別獨立開發，但誰來主導組合收益存在爭論。如果某一廠商率先完美整合背面供電與 GAA，可能迅速拉開與對手的差距。
Chiplet 和先進封裝 的興起，讓部分設計公司選擇將多顆成熟工藝晶片進行異構整合，從而降低對最尖端的單一 2nm 製程的依賴，這可能削弱 GAA 工藝節點的短期匯入規模。
CFET 提前成熟 的可能性雖然較低，一旦關鍵技術提前突破，GAA 的生命週期可能被壓縮，給鉅額資本投入帶來回收風險。

11.4 地緣政治與出口管制

半導體裝置、材料及 EDA 工具的多邊出口管制政策變化，可能會限制部分廠商獲得先進裝置和技術。台積電高雄、新竹、美國亞利桑那的 GAA 產能版面配置，以及三星/英特爾在美國和韓國的建廠計劃，均會受到地緣政治博弈的影響，產能擴張進度和客戶分配存在不確定性。

12. 誤讀糾偏

“GAAFET 就是奈米線”
主流 GAAFET 實際採用的是 奈米片（Nanosheet），而奈米線（Nanowire）是更窄的圓柱形結構。奈米片可以提供更大的有效溝道寬度和更強的驅動電流，是目前三家主流代工廠 2nm 節點的一致選擇。奈米線方案多用於學術研究或特定低功耗物聯網場景。
“2nm 就是物理尺寸 2nm”
自 28nm 以後，製程命名已不再嚴格代表任何實際的物理尺寸，更多是一個品牌代號。2nm 節點的實際柵極長度、金屬節距等均在 12nm 以上區間。電晶體效能進步更多來源於材料、結構和設計的整體最佳化，而非單純的尺寸微縮。
“三星率先量產就是技術最強”
三星 3nm GAE 率先量產具有市場和象徵意義，但最終產業競爭力取決於 良率、效能、功耗、設計生態 以及 足夠的客戶落地。三星早期 GAA 的量產數量和客戶質量相對有限，因此率先量產並不等同於市場主導。當前市場主流評價體系往往把台積電 N2 的整體成熟度置於更高等級。
“GAAFET 能一勞永逸解決漏電問題”
GAAFET 顯著降低了關斷狀態下的源漏洩漏，但隨著工作電壓降低、閾值電壓也隨之變小，亞閾值漏電和柵極隧穿漏電並未完全消失。晶片總功耗仍然需要靠微架構、動態電壓頻率調節和先進封裝散熱統籌管理。
“背面供電是 GAAFET 的標配”
背面供電網路（BSPDN）和 GAA 是可以獨立演進的技術模組。台積電 N2 節點就沒有加入背面供電，而是計劃在 N2P 或更後節點引入。英特爾 18A 則選擇同時引入，不同廠商的技術組合策略不同，不可混為一談。

13. 最新事件

截至 2026 年 6 月，與 GAAFET 生態直接相關的重要公開動態包括（按時間倒序）：

2026 年 5 月：台積電在 2026 年技術研討會上揭露，N2 製程針對 HPC 和移動兩大平台的 PDK 已迭代至 v1.2，設計流片種類較去年同期增加 50% 以上。公司重申 N2 良率學習曲線優於同時期 N3。
2026 年 4 月：三星宣佈其 SF2 製程的測試晶片已完成驗證，SRAM 良率達到內部量產目標。三星表示將於 2026 年第三季度開始向移動客戶交付首批 SF2 工程樣品。
2026 年 3 月：英特爾在 Intel Vision 大會上展示了一顆基於 Intel 18A 製程的下一代 Xeon 處理器樣品，執行頻率較前代提升顯著。此前 Clearwater Forest 處理器已確認採用 18A 及先進的混合鍵合封裝。
2026 年 2 月：據多家媒體報道，Apple已包下臺積電 N2 首批產能的較大比例，用於計劃 2026 年秋季釋出的 A20 與 M5 晶片（公開資料未見二者是否均用 N2，部分推測認為 M5 可能繼續使用 N3P）。
2025 年 12 月：ASML 宣佈向一家邏輯代工客戶交付第二臺 High-NA EUV 系統（外界普遍認為交付物件為英特爾），用以後續 1.4nm 級 GAA 及 CFET 開發。
2025 年 10 月：科林研發集團釋出第四代選擇性刻蝕平台，宣稱專為 2nm 及以下節點的奈米片釋放工藝最佳化，選擇刻蝕比和均勻性指標大幅提升。

（以上事件部分資訊來源於公開財報、技術會議、第三方媒體報道等，僅作例示性整理。）

14. 追蹤指標

若希望持續追蹤 GAAFET 產業的發展與滲透，建議關注以下關鍵指標。

製程節點量產里程碑
台積電、三星