PCIe 7.0 (PCI Express 7.0)

1 3秒看懂

PCIe 7.0 是 PCI-SIG 正在制定的下一代高速序列互連標準，目標單通道速率 128 GT/s（x16 通道雙向頻寬 512 GB/s），約為 PCIe 6.0 的兩倍。它將是連線 CPU、GPU、AI 加速器、DPU、SSD 和 800G/1.6T 網路的核心匯流排，預計 2025 年釋出最終規範，2030 年前後進入規模商用。該技術是支撐大型模型訓練、超大規模資料中心和未來算力持續提升的“資料高速公路”，屬於“鏈-晶片-核心”硬科技架構的底層基石。

2 3分鐘產業解釋

PCIe（PCI Express）是計算機內部核心晶片之間互連的事實標準，從 2003 年的 1.0 版（2.5 GT/s）演進到 2022 年釋出的 6.0 版（64 GT/s），每一代頻寬翻倍，支撐著 CPU、GPU、SSD 和網路裝置的資料交換。隨著生成式 AI 模型引數量進入萬億級別，單 GPU 的計算能力提升速度已超過互連頻寬的增長速度，“資料搬運”成為新的瓶頸。PCIe 7.0 的直接使命就是 在 PCIe 6.0 基礎上將有效頻寬再提升一倍，同時儘可能控制功耗與延遲，從而解除資料中心的“交通堵塞”。

從產業鏈視角看，PCIe 7.0 的匯入將形成清晰的階梯拉動效應：

物理層變革：繼續使用 PAM4 訊號調變和 128b/130b 編碼，但通道衰減、串擾和訊號完整性挑戰急劇增大，需要全新的 SerDes IP、更高階的 EDA 模擬工具，以及更低損耗的高頻覆銅板、高效能基板和聯結器。
晶片層升級：無論是 CPU/GPU/DPU 供應商，還是獨立的 PCIe Switch 和 Retimer 晶片廠商，都要在 5 nm/3 nm 節點上重新設計 PHY 與控制器，測試驗證成本翻倍。
系統層重構：伺服器主機板佈線規則、訊號背板、電纜方案（尤其是基於 PCIe over Optical 的前瞻架構）需要徹底重新設計，以應對 64 GHz 奈奎斯特頻率帶來的物理極限。

在產業節奏上，PCIe 7.0 並不會立刻顛覆現有格局。預計從 2025 年規範凍結到大規模量產，中間還有 3–5 年視窗。這段時間恰是 IP 授權、驗證、試產和早期生態建置的關鍵期，也是國內產業鏈縮小歷史差距的重要機會。

3 技術原理

PCIe 7.0 並非簡單把頻率提高一倍，而是在訊雜比、誤位元速率、功耗和成本之間做了一系列折中與創新。

3.1 從 NRZ 到 PAM4 的延續與深化

PCIe 1.0–5.0 使用 NRZ（Non‑Return‑to‑Zero）調變，每個符號傳輸 1 bit；從 6.0 開始引入 PAM4（4 電平脈衝幅度調變），每個符號傳輸 2 bit，使得 64 GT/s 的資料率只需 32 GHz 奈奎斯特頻率。7.0 將資料率推至 128 GT/s，奈奎斯特頻率進一步提高到 64 GHz，對通道造成的衰減遠超 6.0。即使繼續使用物理層隔離、低損耗材料，訊號眼圖幾乎閉合，必須依賴強大的均衡器在接收端“重建”訊號。

3.2 均衡技術：CTLE + DFE 進化

PCIe 7.0 對接收器均衡能力的要求達到新高度：

CTLE（連續時間線性均衡器）：必須在 64 GHz 高頻段提供足夠增益，同時引入極低噪聲。
DFE（判決反饋均衡器）：抽頭數量增多，以消除符號間干擾（ISI），並搭配自適應演算法即時追蹤通道變化。
發射端預加重：精細調控 3‑tap 甚至更高階 FIR 濾波，預先補償通道的低頻損耗。

這些均衡器的模擬混合訊號設計是 SerDes IP 中最難的部分，也是產業鏈上游 EDA 和 IP 供應商的核心壁壘。

3.3 前向糾錯（FEC）機制強化

PAM4 訊雜比的天然劣勢使得原始誤位元速率（BER）遠高於 NRZ 時代。PCIe 6.0 已經引入基於符號的輕量級 FEC，PCIe 7.0 將 升級 FEC 演算法（如更高增益的 Reed‑Solomon 或級聯碼，具體方案由標準制定），在 極低延遲預算（< 100 ns）內將 BER 從 10⁻⁶ 級別糾正到 10⁻¹⁵ 級別，滿足快取一致性等嚴格場景需求。FEC 的編解碼器必須硬核化整合在 PHY 中，佔用一定面積和功耗，這是 7.0 難以繞開的關鍵元件。

3.4 協議層最佳化：小包效率與鏈路管理

前幾代 PCIe 對大數據塊傳輸（如 DMA 批次搬運）效率較高，但 AI 訓練中引數同步涉及大量的小資料包（如 All‑Reduce 的梯度傳輸）。PCIe 7.0 將最佳化 事務層包（TLP）字首和頭格式，減少小包開銷。此外，鏈路寬度協商、動態速率切換和低功耗狀態（L0p、L1 子狀態）將進一步精細化，實現更靈活的頻寬功率管理。

3.5 光學互連的前瞻性架構

PCIe 7.0 標準中首次 明確納入光學介面的相容性架構（PCIe over Optical）。雖然電氣 PHY 仍是主體，但標準預留了光電轉換層的邏輯抽象，未來可通過 CPO（共封裝光學）或板載光學模組將 PCIe 協議直接承載在光鏈路上。這一伏筆意在解決 AI 叢集跨機架互連的頻寬距離積瓶頸，使 PCIe 的生態從板內延伸到同一機房內的機櫃間。

4 關鍵引數

以下將 PCIe 7.0 與前代的主要引數做橫向對比（來源：PCI‑SIG 官方釋出草案，2024；最終數值以正式規範為準）：

引數	PCIe 5.0	PCIe 6.0	PCIe 7.0（草案目標）
資料速率（GT/s）	32	64	128
x1 單向頻寬	~4 GB/s	~8 GB/s	~16 GB/s
x16 雙向總頻寬	~128 GB/s	~256 GB/s	~512 GB/s
編碼方式	NRZ + 128b/130b	PAM4 + 128b/130b + FEC	PAM4 + 128b/130b + 增強 FEC
奈奎斯特頻率	16 GHz	32 GHz	64 GHz
前向糾錯（FEC）	無	固定延遲輕量級 FEC	增強型 FEC（更低誤位元速率）
通道損耗預算（～奈奎斯特下）	~28 dB	~32 dB	預計 >36 dB（需材料及均衡升級）
向後相容性	—	軟體相容 PCIe 所有前代	軟體相容，電氣不向後相容
光互連支援	無	無	首次定義光學連線架構
目標市場	伺服器/儲存/AI	AI/資料中心/網路	下一代 AI/超大規模/800G+

注意：“雙向總頻寬”指傳送+接收同時傳輸的理論值，功耗與面積等數字規範釋出後才會公佈，目前公開資料未見針對 7.0 PHY 晶片的具體功耗目標，但業界預計在同等工藝下，每位元功耗有望保持與 6.0 相當或僅小幅增長。

5 技術路線

5.1 PCI‑SIG 的路線圖時間軸

PCI‑SIG 公開的演進節奏大致如下（來源：PCI‑SIG 官網，2024 年更新）：

2022 年 1 月：釋出 PCIe 6.0 最終規範（64 GT/s）
2022 年中：啟動 PCIe 7.0 工作組，確定目標（128 GT/s，目標 2025 年釋出）
2023–2024 年：完成 0.3（初步概念）、0.5（功能凍結）、0.7（完整草案）版本的內部審閱
預計 2025 年：釋出 PCIe 7.0 最終規範 1.0 版本
2025–2027 年：首批測試晶片、IP 原型、相容性測試平台投入使用
2027–2029 年：第一代量產晶片（CPU、GPU、Switch）開始出貨
2030 年前後：雲端運算廠商在主流伺服器平台中規模部署

5.2 與前代技術路線的對比

歷史上，從規範釋出到規模上量的週期大約為 3–5 年（PCIe 4.0 因資料中心換代需求週期較長，約 4–5 年；5.0 約 3–4 年）。考慮到 6.0 仍處於早期匯入階段（2024 年首款面向 AI 的 6.0 交換器晶片開始送樣），7.0 的早期滲透可能更集中在 AI 訓練和超大規模內部互連的專用系統，而非通用伺服器。

5.3 與互補標準的時間競爭

在同一時期，CXL 3.x（Compute Express Link）也在快速迭代，其底層物理層基於 PCIe 6.0/7.0，增添了記憶體語義和快取一致性協議。PCIe 7.0 的物理層演進將直接成為 CXL 未來版本的基礎。另外，UCIe 2.0（晶片間互連）也在物理層借用了 PCIe/CXL 的 SerDes 技術，但主要面向 2.5D/3D 封裝內 chiplet 互連。三者將形成 “板內/板間/機櫃內” 分層互連生態，PCIe 7.0 是板間和背板的主幹。

6 上游

上游主要包括 IP 與 EDA、關鍵半導體材料、測試與製造裝置。

6.1 EDA 與 IP 核

PCIe 7.0 控制器與 PHY IP 的設計複雜度極高，主要由少數幾家全球領先的供應商提供：

Synopsys：2024 年推出業界首個完整的 PCIe 7.0 IP 解決方案（含控制器、PHY、驗證 IP），面向 3 nm 工藝。據公司 2024 年新聞稿，IP 已在多家關鍵客戶中進行早期試用。
Cadence：緊跟推出 7.0 PHY 和控制器 IP，並在 2024 年 DesignCon 展示基於 5 nm 的測試晶片。
Alphawave Semi：在 2024 年宣佈其 7.0 驗證晶片在 7 nm 節點上成功流片並完成互聯測試，展示了長距離（>20 dB 損耗）下的穩定眼圖。
Rambus：專注於 Retimer 和 SerDes IP，在 7.0 方向上提供介面子系統。
國內方面：華大九天、芯原股份 等已具備 PCIe 5.0 乃至 6.0 的部分 IP 能力，但 PCIe 7.0 的 PHY IP 公開資料未見，預計與頭部企業存在 3–5 年差距。國內設計公司多通過授權海外 IP 建置晶片。

6.2 高頻材料與基板

64 GHz 奈奎斯特頻率對 PCB 和封裝基板材料的需求大幅提升：

超低損耗覆銅板：例如生益科技的 Synamic 系列、松下 Megtron 8、Isola I‑Speed 等級的材料。生益科技 2023 年年報顯示其高頻高速覆銅板營收佔比持續提升，具體產品是否針對 PCIe 7.0 暫無明確揭露（公開資料未見）。建滔積層板 也在積極研發高頻產品。
封裝基板與 ABF：先進 FC‑BGA 基板需要更精細的線路、更低的介質損耗。日本 Ibiden、Shinko 和韓國的 三星電機 佔據高階市場，國內 深南電路、興森科技 正在追趕。
聯結器與電纜：高速背板聯結器（如 Amphenol、Molex、TE）和有源銅纜（AEC）/光纜方案將適配 PCIe 7.0。

6.3 測試與測量

PCIe 7.0 訊號的傳送/接收測試需要至少 80–110 GHz 頻寬的即時示波器和誤碼儀：

是德科技（Keysight） 和 泰克（Tektronix）、力科（Teledyne LeCroy） 以及德國的 羅德與施瓦茨（R&S） 是最主要的測試裝置供應商。是德科技在 2024 年釋出了針對 PCIe 7.0 的早期解決方案，包括協議分析儀和 BERT。
國內測試裝置商如 普源精電、鼎陽科技 的示波器最高頻寬主要覆蓋到 5 GHz–13 GHz，遠遠不足以測試 PCIe 7.0 PHY 的電氣層。高階測試裝置對外依賴度極高。

7 下游

下游需求方決定了標準採納的速度。

7.1 AI 訓練與推論叢集

NVIDIA 2024 年推出的 Blackwell 架構 GPU 仍使用 PCIe 6.0/CXL 介面（如 GB200 的 NVLink‑C2C 為專有），但未來幾代產品（如 Rubin 架構）將採用 PCIe 7.0/CXL 4.0 作為擴充套件互連。大型 CSP（雲端服務商）如 微軟 Azure、AWS、Google Cloud、Meta 等是 PCIe 7.0 的早期採用者和需求定義者。它們推動高速互連以連線數千至數萬個加速器。

7.2 資料中心通用伺服器

Intel 的至強 6 平台、AMD 的第五代 EPYC 已在 2024 年支援 PCIe 5.0/CXL 2.0，預計下一代平台（2026–2027 年）將引入 PCIe 6.0/7.0。戴爾、HPE、聯想、浪潮資訊、超聚變 等 OEM 會根據需求節奏切換平台。

7.3 高效能儲存

企業級 SSD 正在從 PCIe 4.0 向 5.0 過渡，PCIe 6.0/7.0 可支撐 E1.S/E3.S 尺寸下的 32 TB+ 單盤容量及 40 GB/s+ 順序讀寫。三星、鎧俠、美光、Solidigm 以及國內的長江儲存、憶聯等控制器生態將隨之升級。

7.4 網路與智慧網絡卡

隨著 800G 和 1.6T 乙太網路興起，單個網絡卡所需的 PCIe 介面頻寬已接近甚至超過 PCIe 5.0 x16 的極限。NVIDIA ConnectX‑8、Intel IPU 以及各 DPU 廠商的產品路線圖均指向 PCIe 6.0/7.0，以滿足 200 GB/s 以上的雙向資料路徑。

8 受益公司

以下基於產業鏈位置和公開揭露整理，不構成任何投資建議：

環節	國際代表公司	中國代表公司	受益邏輯
PCIe IP/SerDes	Synopsys、Cadence、Alphawave Semi、Rambus	芯原股份、華大九天（公開資料未見 7.0 IP）	授權營收隨 7.0 設計跳升而增加
PCIe Switch/Retimer	Broadcom、Microchip、Astera Labs	瀾起科技、芯動科技	Switch 是資料中心背板的頻寬中樞，Retimer 用量隨速率翻倍線性增長
CPU/GPU 設計	NVIDIA、AMD、Intel	華為海思、海光資訊（x86 授權）	7.0 介面直接拉動高階處理器需求
網路晶片/DPU	NVIDIA (Mellanox)、Broadcom、Marvell	雲端豹智慧、星雲端智聯（公開資料未見 7.0 產品）	800G/1.6T DPU 需要 7.0 x16 介面
伺服器 ODM/OEM	戴爾、HPE、聯想	浪潮資訊、工業富聯、超聚變	受益於平台代際升級帶來的換機潮
高頻材料	松下、Isola	生益科技、建滔積層板	高頻 CCL 單價和需求量隨速率同步提升
封裝基板	Ibiden、Shinko、SEMCO	深南電路、興森科技	更大面積、更高層數 FC‑BGA 基板需求
測試裝置	Keysight、Tektronix	—	物理層驗證和一致性測試工具的需求量價齊升

此處僅列舉公開可查企業，且“受益”特指長期技術演進方向，並非財務預測。

9 市場規模

PCIe 7.0 本身無獨立市場，其價值體現在帶動的高速互連晶片、IP 及相關硬體市場。以下引用公開第三方報告資料，請注意不同統計口徑：

PCIe 交換器與 Retimer 晶片市場：據 Mordor Intelligence 2024 年釋出的報告，全球 PCIe 交換器和橋接晶片市場規模 2023 年約為 15.2 億美元，預計 2029 年達 28.6 億美元，複合年增長率 11.2%。這其中，博通佔據絕對領先份額。Retimer/Redriver 市場與之接近，據 Yole Intelligence 2024 年估算，2023 年全球 PCIe Retimer 市場約為 8 億美元，預計 2028 年超過 20 億美元（來源：Yole，2024 年 6 月）。
高速 SerDes IP 市場：據 IPnest 2024 年資料，2023 年全球高速 SerDes IP（≥32 GT/s）市場規模約 5.2 億美元，Synopsys 與 Cadence 合計佔比超過 85%。PCIe 7.0 相關 IP 將在 2025–2027 年逐步產生授權營收。
AI 伺服器與資料中心資本支出：據 Dell‘Oro Group 2024 年預測，全球資料中心資本支出 2024 年超 3000 億美元，其中針對加速計算和高速互連的部分增速最快，這將間接拉動 PCIe 7.0 的早期匯入空間。
高頻覆銅板市場：Prismark 2024 年報告指出，2023 年全球高頻高速覆銅板市場規模約 40 億美元，未來 5 年 CAGR 約 13%，主要驅動力為 AI 伺服器和 800G/1.6T 網路。

以上數字均為公開機構預測，實際可能與預測偏離。PCIe 7.0 的具體滲透規模尚無單獨統計，通常合併於 PCIe 整體市場。

10 玩家對比

10.1 PCIe Switch 廠商競爭格局

Broadcom：全球最大 PCIe Switch 供應商，2024 年已有 PCIe 6.0 交換器晶片量產，並版面配置 7.0。憑藉在資料中心和儲存的深厚積累，佔據約 70% 以上的市場份額（來源：Omdia 2023 年估算）。其優勢在於超大埠數、低延遲和配套軟體棧。
Microchip：通過收購 Microsemi 進入 PCIe Switch 市場，主要面向工業和嵌入式，但也在積極版面配置資料中心級產品。公開資料未見其對 7.0 的明確路線圖。
Astera Labs：專注於 AI 平台基礎設施的“智慧連線”晶片，其 PCIe 6.0 Retimer 在 NVIDIA、AMD AI 平台上廣泛應用，2024 年上市。已公佈將支援 7.0 Retimer，是市場新銳。
瀾起科技：國內唯一實現 PCIe 5.0/CXL 2.0 Retimer 晶片量產出貨的廠商（來源：公司 2024 年半年報）。公司 2024 年已量產 PCIe 5.0 Retimer 並向客戶批量出貨，但 PCIe 6.0/7.0 產品路線圖“公開資料未見明確時間”。在 Switch 領域，瀾起更側重於記憶體互連（如 CXL 記憶體擴充套件控制器），與博通等直接競爭有限。

10.2 IP 廠商技術階段對比

廠商	PCIe 6.0 IP 進度	PCIe 7.0 IP 進度	工藝節點支援
Synopsys	2022 年首發，多家客戶量產	2024 年首發完整 IP	5 nm / 3 nm
Cadence	2022 年釋出，2023 年測試片	2024 年展示測試片	5 nm / 3 nm
Alphawave Semi	2023 年驗證晶片	2024 年流片成功	7 nm / 5 nm / 3 nm
Rambus	2023 年控制器+Retimer IP	未正式釋出 7.0（公開資料未見）	5 nm

國內方面，芯原股份 擁有 PCIe 5.0/6.0 的部分 PHY IP，但未見 7.0 產品公告。華為海思 的自研 SerDes 可能已具備支援 6.0 能力，但詳情因保密無法確認。

10.3 中國廠商與海外龍頭的差距維度

技術代差：量產能力和 IP 儲備相比海外存在 2–3 代差距，尚處於從 5.0 到 6.0 過渡階段。
生態認證：雲端服務商和 OEM 對高速互連晶片的認證週期長達 2–3 年，國產晶片匯入難度大。
專利壁壘：PCIe 相關的物理層實現、糾錯和均衡技術專利高度集中在 Broadcom、Synopsys 等傳統玩家手中。

11 風險

11.1 技術風險：訊號完整性與功耗牆

在 64 GHz 奈奎斯特頻率下，即使使用先進材料和短距傳輸，功耗管理也可能觸及物理極限。PCIe 7.0 若不能滿足“頻寬翻倍、功耗大致持平”的業界期望，將大幅降低其價效比，延緩採納。2024 年行業會議上，部分工程師對 PAM4 在 64 GHz 下的量產良率表達了擔憂。

11.2 需求節奏風險：AI 資本支出波動

PCIe 7.0 的剛需高度依賴 AI/ML 訓練對極致頻寬的持續追求。2023–2024 年全球 AI 資本支出激增，但若出現演算法效率突破（如更輕量的模型架構）或宏觀經濟導致雲端廠商削減開支，高階互連技術的普及節奏可能推遲 2–3 年。這可能導致已投入早期研發的晶片廠商面臨庫存和回報壓力。

11.3 替代技術競爭與融合不確定性

CXL（Compute Express Link）：CXL 3.1 基於 PCIe 6.0 物理層，未來 CXL 4.0 將基於 7.0。CXL 增加了記憶體池化和快取一致性，可能在某些場景（如記憶體擴充套件）替代傳統 PCIe 的塊傳輸，從而分流一部分 PCIe Switch 和 Retimer 的需求。兩者更多是相互依存，但標準競爭的關注點會分散資源。
UCIe（Universal Chiplet Interconnect Express）：面向 chiplet 的互連，正在與 PCIe 共存，但若未來 chiplet 間直接採用 UCIe 光互連方案，則板級 PCIe 的某些橋接需求可能改變。
專有互連（如 NVLink、Infinity Fabric）：NVIDIA 和 AMD 的高階 AI 晶片繼續使用私有協議以實現超 GPU 互連，給 PCIe 留下的市場更多在通用系統層級，但 AI 叢集的擴容部分仍依賴 PCIe 做擴充套件連線。

11.4 地緣政治與供應鏈風險

PCIe 7.0 PHY 晶片需要 5 nm/3 nm 先進工藝，主要依賴台積電、三星等非中國大陸晶圓廠。若地緣政治導致先進製程獲取受限，國內設計公司將無法在效能、功耗和成本上與海外競品競爭，延緩國產替代程序。同時，EDA 和 IP 授權也存在風險。

11.5 行業內部爭議：“過度追求規格”

儲存領域 PCIe 6.0 x4 已經能提供近 16 GB/s 的順序頻寬，接近 NAND 快閃記憶體內部陣列極限，過早採用 7.0 對 SSD 的提升有限而成本大增。部分伺服器 ODM 認為，對於通用計算，PCIe 5.0 已能覆蓋多數工作負載，7.0 會顯著提高主機板和冷卻成本。因此 需求將高度集中在頭部 AI 和網路場景，生態碎片化可能使非 AI 市場匯入滯後。

12 誤讀糾偏

12.1 “PCIe 7.0 會很快普及，取代 5.0/6.0”

事實：PCIe 代際更替是漸進式的，到 2025 年資料中心的主流仍為 PCIe 5.0 上量，6.0 開始匯入。7.0 的規模出貨最早在 2027–2028 年，2030 年前後才可能成為新部署系統的標配。

12.2 “PCIe 7.0 就是換根更快的線”

完全不是。從晶片的 PHY 到主機板材料、聯結器、散熱方案、訊號完整性模擬，整個平台都要重新設計。它是一場涉及半導體、材料、設計方法和驗證工具的系統工程。

12.3 “PCIe 和 CXL 是競爭關係，一個會取代另一個”

CXL 的物理層就是 PCIe，CXL 增加了協議層面功能。兩者不是互相替代，而是 PCIe 提供車道，CXL 提供更高階的交通規則。未來二者將在 CPU、加速器和記憶體之間協同工作。

12.4 “中國公司在 PCIe 7.0 上已有實質突破”

目前國內在 PCIe 5.0 層面已實現介面晶片量產，6.0 IP 還在追趕，7.0 的完整 PHY 或 Switch 晶片公開資料未見。差距存在，但通過介面晶片、Retimer 和封裝基板等環節的漸進創新，有望逐步縮小。

12.5 “PCIe 7.0 只能用於顯示卡”

PCIe 連線的物件遠不止顯示卡，還包括 NVMe SSD、GPU 加速器、DPU、FPGA、AI 專用晶片、CXL 記憶體模組等。它是現代計算系統的“主幹神經”，而不只是圖形介面。

13 最新事件

（截至 2025 年初公開資訊）

2024 年 4 月：PCI‑SIG 宣佈 PCIe 7.0 規範達到 v0.5 版本（功能凍結），標誌著主要技術引數鎖定，進入草案完善階段。（來源：PCI‑SIG 新聞稿）
2024 年中：Synopsys 釋出業界首個 PCIe 7.0 完整 IP 解決方案，含控制器、PHY 和驗證 IP，基於 3 nm 工藝，並且宣佈已獲多家 top-tier 客戶授權。（來源：公司官網 2024 年 6 月）
2024 年 9 月：Alphawave Semi 宣佈其 PCIe 7.0 測試晶片（7 nm 節點）實現跨長距背板的成功互連，展示了在超 35 dB 損耗下的穩定 128 GT/s 資料通道。（來源：Alphawave Semi 新聞稿）
2024 年 10 月：Cadence 展示了其 PCIe 7.0 PHY IP 的矽驗證測試結果，表明其可滿足資料中心和 AI 場景的功耗與面積目標。（來源：Cadence 部落格）
2025 年初：PCI‑SIG 預計將釋出 v0.7 版本完整草案，供成員審查，為年底釋出最終 1.0 規範做最後衝刺。（來源：PCI‑SIG 路線圖更新）
國內動態：瀾起科技 2024 年半年報指出，PCIe 5.0/CXL 2.0 Retimer 晶片實現規模出貨，PCIe 6.0 Retimer 晶片的研發工作正在進行中，7.0 方面尚無公開揭露。（來源：瀾起科技 2024 年半年報）

14 追蹤指標

關注 PCIe 7.0 產業進展可追蹤以下指標：

PCI‑SIG 規範里程碑：最終 1.0 規範釋出的時間點（預計 2025 年），以及合規性認證的啟動。
IP 授權數量：主要 IP 供應商（Synopsys、Cadence）每季度揭露的新 PCIe 7.0 授權客戶數量，反映設計動向。
晶片大廠產品路線圖：NVIDIA（GTC 大會）、Intel（Innovation）、AMD（資料中心日活動）釋出的新一代晶片對 PCIe 7.0 的支援宣告。
雲端服務商基礎設施更新：AWS、Azure、Google Cloud 等釋出的硬體例項規格（如搭載 NVIDIA GPU 或自研晶片的例項），其網路/互連頻寬引數變化。
PCIe Retimer/Switch 廠商新品：博通、Astera Labs、瀾起科技的晶片釋出和量產出貨情況，尤其是 7.0 相關工程樣片與送樣公告。
全球資料中心資本支出季度資料：通過 Synergy Research、Dell‘Oro 等機構的報告，觀察 AI 相關投資的邊際變化。
關鍵材料與裝置廠商的展望：生益科技、建滔積層板高頻材料的出貨增速；Keysight 等測試裝置訂單的高階儀表營收增長。
CXL 和 UCIe 聯盟活動：這些互補標準的進展可側面印證 PCIe 生態的活躍度。

15 信源

PCI‑SIG 官方網站，PCIe 7.0 規範路線圖與白皮書（https://pcisig.com/pci-express-7.0）
Synopsys，“Synopsys Launches Industry‘s First Complete PCIe 7.0 IP Solution”，2024 年 6 月新聞稿
Cadence，“Cadence PCIe 7.0 PHY IP Achieves Silicon Success”，2024 年部落格文章
Alphawave Semi，“Alphawave Semi Successfully Demonstrates 128 GT/s PCIe 7.0 Connectivity”，2024 年 9 月新聞稿
Mordor Intelligence，“PCI Express Switch and Bridge Market – Growth, Trends, and Forecasts (2024–2029)”，2024 年報告
Yole Intelligence，“PCIe Retimer and Redriver Market Report”，2024 年 6 月
IPnest，“SerDes IP Market Share – 2023 Results”，2024 年
Omdia，“Data Center Server and Networking Silicon Quarterly Report”，2023 年 Q4
Dell’Oro Group，“Data Center CAPEX Quarterly Report”，2024 年 Q3
Prismark，“High Frequency Laminate Market Analysis”，2024 年
瀾起科技 2024 年半年報、2023 年年度報告，上海證券交易所揭露檔案
生益科技 2023 年年度報告，上交所揭露檔案
各公司定期報告、投資者說明會紀要，及行業會議公開簡報

說明：本頁為產業鏈知識與公開資訊梳理，不構成任何投資建議或商業決策依據。所有市場資料、財務數字均標註年份與來源，未標註具體來源的公司動態均基於官方揭露。部分未來展望基於外部機構預測，可能與實際發展存在差異。