RibbonFET
1 三秒看懂
本質定義：RibbonFET 是 Intel 為其全環繞柵極（Gate-All-Around, GAA）電晶體註冊的商業商標。它用一種垂直堆疊的矽奈米帶（Nanoribbon）取代 FinFET 中直立的矽鰭片，使柵極可以從四個方向完全包裹住每一條奈米帶溝道。
核心改變：靜電控制躍升 → 柵極與溝道接觸面積增加約 30%（相較同節點 FinFET）；驅動電流在同等佔位面積下大幅提升；關態漏電指數級下降。
一句話記憶：如果把 FinFET 看作“用三面牆圍住一個豎立的通道”，RibbonFET 就是“把多個扁平通道疊起來，每一層都用四面牆完全封死”。這為後 FinFET 時代（約 3nm 以後）的 AI 晶片、高效能運算處理器提供了電晶體級物理基礎。
關鍵詞：奈米帶堆疊 · 全環繞柵極 · 自對準柵極 · 背面供電 · PowerVia · 遷移率增強
2 三分鐘產業解釋
2.1 為何必須離開 FinFET
FinFET 自 22nm 節點引入以來，一路撐過 14nm、10nm、7nm、5nm，但物理極限已至。在 3nm 以下，繼續增加鰭片高度難以獲得等效的靜電控制，反而加劇短溝道效應、亞閾值漏電和生產複雜度的惡化。2020 年之後，整個行業逐步形成共識：GAA 是實現 3nm 及以下邏輯微縮的唯一可行路線。
2.2 RibbonFET 的技術要點
Intel 於 2021 年 IEEE IEDM 會議和 2022 年 VLSI 技術研討會正式公開 RibbonFET 的技術細節（論文編號見信源）。關鍵要素：
- 奈米帶堆疊：交替沉積矽/矽鍺（Si/SiGe）超晶格，選擇性去除 SiGe，釋放出矽奈米帶，通常一次堆疊 3 層（可擴至 4 層甚至 6 層）。
- 全環繞柵極：高 K 介電層與金屬柵極完全包裹每一根奈米帶，溝道變為全耗盡型，極大抑制短溝效應。
- 自對準與背面供電：結合背面供電網路 PowerVia 和直接銅互連（Direct Copper Interconnect），將電源線從晶片正面移至矽層下方，釋放正面佈線資源，降低 IR 壓降。
2.3 能帶來什麼
據 Intel 2022 年技術日揭露，相同時脈頻率下，RibbonFET 相較同代 FinFET 可實現約 25% 的功耗下降，邏輯單元面積縮小約 15%（口徑：同功能標準單元面積對比，20A 節點 vs Intel 4 節點）。若配合背面供電，效能密度和能效提升更為顯著。
2.4 關鍵時間節點
- 2023 年：Intel 20A（約等效 2nm）試產，首次整合 RibbonFET 與 PowerVia。
- 2024 年：三星 3nm GAA （MBCFET）已小規模量產；Intel 宣佈將消費級重心直接轉向 18A。
- 2025 年：台積電 N2 奈米片 GAA 計劃量產； Intel 18A 量產；三星 2nm GAA（SF2）量產。
理解 RibbonFET，本質是理解電晶體從“三面控一鰭”到“四面包多帶”的結構躍遷，這是 AI 晶片未來五年電晶體密度和能效競賽的底座。
3 技術原理
3.1 從鰭到帶：形態變化
FinFET 的溝道像一豎立的魚鰭，高度可增高但寬度固定。RibbonFET 將多個扁平矽條（奈米帶）垂直堆疊，每一奈米帶厚度僅幾奈米，寬度可調。單層奈米帶的橫截面是長方形；柵極材料同時覆蓋奈米帶的頂部、底部與兩個側壁，構成真正全環繞控制。
物理效果：有效溝道寬度 W_{eff} = 2 \times (W + H) \times N，其中 $W$ 為奈米頻寬度，$H$ 為厚度，$N$ 為堆疊層數。在相同邏輯單元佔地下，W_{eff} 大幅增加，導通電流 I_{on} 因此提升。
3.2 製造流程精要
- 超晶格外延：在矽襯底上交替外延生長 Si 和 SiGe 薄層，層厚精確控制到原子尺度。
- 奈米帶定義：光刻與刻蝕形成垂直於表面的檯面/鰭狀輪廓。
- 內部柵極空間釋放：去除虛擬柵極後，施以高選擇性各向同性刻蝕，選擇性去除 SiGe 層，留下懸浮的 Si 奈米帶，這些奈米帶之間形成微小間隙，供柵極材料填充。
- 全環繞柵極堆疊：依次沉積介面層、高 K 介電質（如 HfO₂）和功函式金屬（TiN、TiAl 等），實現全包裹。
- 源/漏外延：在奈米帶兩端外延摻雜的 Si 或 SiGe，完成源極和漏極。
- 自對準接觸：採用直接銅互連，降低接觸電阻（Intel 2023 年 VLSI 報告，接觸電阻相比傳統鈷塞減小約 30%）。
3.3 背面供電（PowerVia）的協同
傳統晶片供電網路和訊號網路都在矽層正面，佈線相互爭搶空間。Intel 的 PowerVia 將寬大電源線直接做在電晶體層正下方的背面，通過奈米級穿透矽的通孔（Through-Silicon Via）為電晶體直接供能。據 Intel 2023 VLSI 論文，PowerVia 使標準單元利用率提高約 5~10%，IR 壓降改善約 30%，同時減少了正面訊號佈線層數。
3.4 靜電與遷移率的物理優勢
- 亞閾值擺幅（SS）：由全耗盡溝道帶來更陡峭的開關特性。Intel 2022 年 VLSI 報告顯示，3 層堆疊 RibbonFET 在 0.7V 工作電壓下，NMOS 的 SS 可達 65 mV/dec，PMOS 約 67 mV/dec；與之對比，同代 FinFET SS 約 70–73 mV/dec。
- 漏致勢壘降低（DIBL）：GAA 結構對漏極電場遮蔽極強，DIBL 大幅降低，可在縮小柵極長度的同時維持低關態漏電。
- 遷移率增強：通過源/漏區 SiGe 嵌入式應變、最佳化奈米帶表面取向和應力記憶技術，載流子遷移率得到提升。Intel 揭露高頻下效能增益約 15%（來源同上）。
3.5 熱學特性
堆疊奈米帶雖增加驅動，但導熱路徑變長。自熱效應（self-heating）可能導致區域性溫度相比 FinFET 升高，這需要在設計端作出熱感知的版面配置，並研究氮化鋁、金剛石膜等新型散熱材料。這是目前 GAA 研究的熱點之一。
4 關鍵引數
以下引數基於 Intel 公開技術論文、產業報告和台積電/三星的揭露，年份與口徑均已標註。
| 指標 | 數值 / 描述 | 年份與來源 |
|---|---|---|
| 奈米帶堆疊層數 | 3 層（20A），可擴充套件至 4 層（18A） | Intel 2022 VLSI；2023 技術日 |
| NMOS 亞閾擺幅 | ~65 mV/dec（V_DD=0.7V） | Intel 2022 VLSI 測試晶片資料 |
| PMOS 亞閾擺幅 | ~67 mV/dec | 同上 |
| 驅動電流提升 | 歸一化有效寬度下，較 Intel 4 FinFET 提升約 15% | Intel 2022 VLSI |
| 相同頻率功耗下降 | 約 25%（vs 同代 FinFET） | Intel 2022 技術日 |
| 邏輯單元面積縮小 | 約 15%（20A 節點 vs Intel 4） | Intel Accelerated 2021 |
| 背面供電 IR 改善 | ~30% 壓降下降 | Intel 2023 VLSI PowerVia 論文 |
| 接觸電阻改善 | 直接銅互連 vs 鈷塞降低 ~30% | Intel 2023 VLSI |
| 單層奈米帶厚度 | 約 5–7nm（具體數值公開資料未見詳述） | 公開技術文獻推斷 |
| 柵極長度（Lg） | 20A 節點具體數字未公開；Intel 4 節點已知約 15nm，GAA 進一步微縮 | 公開資料未見精確值 |
| 良率目標 | 20A 作為內部節點，未公佈；Intel 18A 目標缺陷密度 <0.5 D0 | 英特爾 2024 年 Q1 財報電話會議 |
說明：部分資料為標稱或實驗室測試，量產表現可能因產品型別和頻率設定而異。
5 技術路線
全球三大晶圓代工廠/IDM 的 GAA 策略各具特色，時間節點和技術架構分歧明顯。
5.1 Intel：RibbonFET + PowerVia 雙輪驅動
- 20A 節點（2023 試產）：首次同時引入 RibbonFET 與 PowerVia。原計劃用於消費級 Arrow Lake 處理器的計算晶片塊，但 2024 年 9 月 Intel 宣佈調整產品路線圖，Arrow Lake 的 CPU 計算塊將採用台積電 N3B 工藝，20A 變更為內部驗證平台。
- 18A 節點（2024 下半年試產，2025 年量產）：被視為 Intel 重拾製程領導力的關鍵節點，首批產品 Clearwater Forest 至強處理器已成功執行作業系統（2024 年 Q3 公佈）。18A 將引入高數值孔徑極紫外光刻（High-NA EUV），進一步提升密度。
- 後續：14A 節點繼續深化 GAA 和背面供電，並計劃引入高密度 MIM 電容等。
5.2 三星：率先量產，三步迭代
- 3nm GAE（初代，2022 年量產）：基於 MBCFET™（Multi-Bridge Channel FET），奈米片寬度可調，使設計者可在同一晶片上靈活選擇不同驅動電流的電晶體。初代良率偏低，主要用於低功耗加密貨幣或小型移動晶片。
- 3nm GAP（第二代，2024 年）：改進工藝整合，提升效能與良率，計劃用於 Exynos 2500（來源：三星 Foundry Forum 2023）。
- 2nm GAA（SF2，2025 年量產）：奈米片堆疊層數增加，整合背面供電（BSPDN）預計在 SF2P 階段引入（2026 年）。
- 特點：三星路線兼顧早期進入與快速迭代，在專利和生態上積極與 IBM 等合作。
5.3 台積電：穩健相容，後發制人
- N2 節點（2025 年量產）：採用奈米片（Nanosheet）GAA 電晶體，秉承與現有 FinFET 設計工具高度相容的原則，降低客戶遷移門檻。
- 背面供電：台積電並未在 N2 同時匯入背面供電，而是規劃在 N2P（預計 2026 年）引入 Super PowerRail，以此平滑技術風險。
- 效能提升（台積電 2022 技術論壇）：N2 相較於 N3E，速度可提高 10–15%，或同速度下功耗降低 25–30%，邏輯密度提升約 1.15×。此口徑涵蓋全工藝流程最佳化。
三者路線差異體現了“激進協同” vs “早進迭代” vs “穩健相容”的不同戰略。
6 上游：裝置與材料生態
GAA 製造對上游裝置和材料提出極高要求，並催生大量新需求。
6.1 核心裝置
- 外延裝置：Si/SiGe 超晶格生長要求原子級厚度均勻性。主要供應商：應用材料（AMAT）Centura 平台、東京電子（TEL）Epitaxy 系統。2023 年應用材料在財報說明會上表示其先進外延裝置營收年增率增長約 20%，其中 GAA 相關需求佔重要份額（口徑：AMAT FY2023 Q4 Earnings Call）。
- 原子層刻蝕（ALE）：奈米帶釋放需要極高選擇比的各向同性刻蝕去 SiGe，留 Si。科林研發（Lam Research）的 Selis 系列被廣泛用於此步驟；東京電子亦有定向刻蝕方案。
- 原子層沉積（ALD）：高 K 介電層和金屬柵極的均勻包覆依賴 ALD 技術，尤其在奈米帶微小縫隙內實現保形沉積。AMAT、Lam、TEL 及先晶（ASM）均為主要裝置商。
- 光刻機：EUV 光刻仍是關鍵。ASML NXE:3600D/3800E 系列支援 13.5nm 波長，18A 及更高節點將匯入 High-NA EXE:5000（2024 年首臺交付給 Intel，來源：ASML 2024 年 Q1 財報）。
- 檢測與量測：奈米帶幾何形貌、堆疊厚度、缺陷檢測需求激增。科磊（KLA）、應用材料等。光學散射測量（OCD）、CD-SEM 及 TEM 成為標配。
6.2 材料
- 矽鍺襯底與外延前驅物：信越化學（日本）、SUMCO、SK Siltron（韓國）提供高質量矽片和外延片。矽鍺前驅氣體（如 GeH₄、Si₂H₆）由林德、默克等供應。
- 高 K 介質與金屬柵材料：HfO₂ 靶材、TiN、TiAl、TaN 等需求擴大。Entegris、富士電子材料等參與。
- CMP 拋光液與清洗化學品：GAA 結構需要極高平整度與選擇性，相關化學品市場隨工藝步驟增加而擴大。
7 下游：誰需要 RibbonFET/GAA
GAA 電晶體直接對應需要高電晶體密度和極致能效的晶片場景。
7.1 AI 訓練與推論晶片
大型模型時代，AI 加速器對每瓦算力極度敏感。Intel 未來 Falcon Shores 及 Gaudi 系列將陸續過渡至 18A（Intel 路線圖）。輝達、AMD 的下一代 GPU 預計採用台積電 N2 或三星 2nm GAA 工藝（2026–2027 年產品週期）。GAA 提供的低功耗、高密度優勢可支援更大規模的 HBM 整合與更高的張量操作頻率。
7.2 資料中心 CPU
英特爾至強 6 能效核（Sierra Forest 後繼）及 Clearwater Forest（18A）針對雲端原生微服務，單顆處理器核心數有望增至數百個，全靠電晶體微縮和功耗最佳化。AMD EPYC 未來系列同樣依賴先進製程。
7.3 高階移動 SoC
功耗和熱約束最嚴格的應用場景。三星自研 Exynos 2500 將首發 SF3 GAP 工藝（三星 2024 年進度）；Apple A18/A19 Pro 已用 N3，後續 A 系列預計 2026 年遷移至 N2。高通驍龍 8 Gen 未來產品可能三星/台積電雙源。
7.4 其他
- 5G/6G 基帶：毫米波 RRH 功耗敏感，GAA 可提供更高整合度和能效。
- 自動駕駛晶片：Mobileye、高通 Snapdragon Ride、輝達 Orin 後繼將追求低功耗高算力，GAA 是自然選擇。
8 受益公司（產業鏈梳理）
以下僅從產業鏈分工角度列舉在 GAA 技術演進中具備相關業務的代表性公司，絕非任何形式的投資推薦或買賣建議。
8.1 晶圓製造/IDM
- 英特爾：RibbonFET 與 PowerVia 首發，IDM 2.0 代工策略下也為外部客戶提供 18A 工藝。
- 三星電子：率先量產 GAA，為內部 System LSI 和外部的客戶（如Google Tensor 等潛在客戶）服務。
- 台積電：N2/N2P 將覆蓋Apple、輝達、AMD、高通、博通等絕大多數無晶圓廠設計公司，市場影響力最大。
8.2 半導體裝置
- 應用材料（AMAT）：外延、ALD、CMP、檢測等全流程裝置。
- 科林研發（Lam Research）：選擇性刻蝕、ALE。
- 東京電子（TEL）：刻蝕與塗膠顯影。
- 科磊（KLA）：檢測與量測。
- ASML：EUV 光刻機，為 GAA 提供圖案化能力。
- 先晶半導體（ASM International）：ALD。
8.3 材料
- 信越化學、SUMCO、SK Siltron：矽片與外延片。
- Entegris、默克、林德：前驅體與特氣。
- DuPont、Fujifilm：CMP 拋光墊與漿料。
8.4 EDA 與 IP
- Synopsys：2023 年釋出面向 GAA 的 DTCO 設計與模擬套件，支援奈米帶尺寸最佳化和工藝偏差分析。
- Cadence：提供 Virtuoso 和 Quantus 等工具對應 GAA 模擬模型。
- Arm：為 GAA 工藝提供針對性的標準單元庫與核心 IP，降低 SoC 設計遷移難度。
8.5 無晶圓廠設計公司
輝達、AMD、高通、博通、聯發科、Apple等都將因電晶體能效提升而受益，獲得更高的設計餘量。
9 市場規模
注：以下資料均源自第三方行業研究機構預測，僅反映整體趨勢，年份和口徑已註明。
- 先進製程代工市場：據 Counterpoint Research 2023 年報告，2023 年全球 5nm 及以下先進製程代工營收約 340 億美元，預計到 2027 年 2nm 及更先進節點（包括 GAA 和後續 CFET）產生的代工營收將超過 300 億美元（口徑：純晶圓代工邏輯 IC 營收，不包括 DRAM 等）。
- GAA 專用裝置市場：Yole Intelligence 2023 年報告《Status of the GAA Equipment Market》分析指出，2023 年與 GAA 直接相關的裝置（外延、ALE、ALD、特定檢測）市場規模約 7 億–8 億美元，預計 2028 年將增長至 42 億美元，複合年增長率約 40%（口徑：裝置出貨額，僅計增量裝置）。若包含 EUV 光刻機等共用部分，市場規模更大。
- GAA 晶片產值：IC Insights（現 TechInsights）2023 年修正資料，預計 2025–2029 年，基於 GAA 技術的晶片（包括 CPU、GPU、ASIC 等）年產值將從約 50 億美元增長至超過 500 億美元（口徑：半導體 IC 最終銷售值）。中國部分：中國大陸當前尚無量產 GAA 的計劃，先進製程代工產值在全球佔比低於 10%（2023 年公開資料），未來規模受裝置出口限制影響存在高度不確定性。
注意：以上預測均涉及大量假設，僅用作技術趨勢參考。
10 玩家對比
| 維度 | Intel 18A (與20A) | 三星 3nm GAA / 2nm SF2 | 台積電 N2 |
|---|---|---|---|
| 電晶體結構 | RibbonFET 奈米帶 | MBCFET 奈米片 | 奈米片（Nanosheet） |
| 首次量產時間 | 20A 僅內部平台；18A 2025 量產 | 3nm GAE 2022；SF3 2024；SF2 2025 | N2 2025 下半年 |
| 效能/功耗提升 (與前代比) | 20A 每瓦效能+15% (vs Intel 4)；18A 預計再升 10% | 初代 GAE：功耗 -45% 或效能 +23%（vs 5nm）；SF3 改善；SF2 較 SF3 速度 +12% 或功耗 -25%（三星 2023 Foundry Forum） | N2 vs N3E：速度 +10–15% 或功耗 -25–30%；密度 +15%（台積電 2022 技術論壇） |
| 背面供電 | 20A 同步引入 PowerVia | SF2P 引入（預計 2026） | N2P 引入 Super PowerRail（預計 2026） |
| EUV 層數 / 高 NA | 18A 匯入 High-NA EUV | 3nm 使用 EUV 層數~20；高 NA 計劃未公開 | N2 EUV 層數增加，高 NA 約 2028+ |
| 公開良率 | 18A D0 目標 <0.5（2024 Q1 財報） | 3nm GAE 早期良率低（未官方公佈，韓媒稱 2023 年改善至 ~60%+） |