選擇性刻蝕
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選擇性刻蝕是在晶片製造過程中，通過調控化學反應與物理轟擊，只精準去除目標材料，而幾乎不損傷相鄰其他材料層的工藝。它是製造 FinFET、GAA 電晶體與 3D NAND 等三維結構的關鍵技術。
3 分鐘產業解釋
晶片從平面走向立體、儲存從 2D 提升到 3D 後，內部結構變成了極其複雜的“千層蛋糕”。傳統“一刀切”式刻蝕無法區分數十種堆疊材料。選擇性刻蝕的核心在於“區分”與“暫停”：利用矽、氧化矽、氮化矽、金屬等不同材料的化學或物理性質差異，在同一腔室內實現對某一種材料的高速率去除，而對另一種材料幾乎零損傷。例如在 GAA 工藝中，它可以先快速去除矽鍺（SiGe）犧牲層，卻讓矽溝道表面維持在原子級平整；在 3D NAND 中，它能在高達 200 層以上的堆疊中反覆開啟通道。沒有這一技術，就無法在 5 nm 以下節點實現電晶體密度提升，也難以量產 300 層以上的 NAND。因此，選擇性刻蝕是橫跨邏輯、儲存、先進封裝的一項通用使能技術。
技術原理
選擇性刻蝕的實現依賴等離子體與材料表面的協同作用，主要路徑有三條：
基於化學勢差的選擇性 刻蝕氣體（如 CF₄、CHF₃、Cl₂、HBr）在射頻電場中裂解為活性自由基。這些自由基與不同材料的化學反應活性差異巨大。以氧化矽-矽選擇體系為例，氟碳基等離子體中的氟自由基會與 SiO₂ 生成揮發性 SiF₄，同時碳氟聚合物（C-F）優先沉積在矽表面形成鈍化層，阻止矽被刻蝕。通過精確調節 O₂/CF₄ 比例、源功率和腔室壓力，可以使得 SiO₂:Si 的刻蝕速率比達到 50:1 甚至 100:1。這一原理同樣適用於 SiN/SiO₂、SiGe/Si 等材料對。關鍵在於鈍化層生成與刻蝕之間的動態平衡，氣體組分稍有偏離就會導致選擇比斷崖式下跌。
基於物理濺射閾值差的選擇性 在離子能量較低時（通常小於 50 eV），大部分材料幾乎不會被物理濺射去除。而當離子能量超過某一材料的濺射閾值時，該材料便開始被快速移除。不同材料的濺射閾值各不相同（Si 約 15 eV、SiO₂ 約 20 eV、Cu 約 20 eV）。通過偏壓功率精確控制離子能量，使之高於目標材料閾值而低於保護層閾值，就可以實現物理選擇性去除。低能離子輔助還可以打斷表面化學鍵、清除反應副產物而不損傷本體晶格，這種特性在原子層刻蝕（ALE）的自限制步驟中被極致運用。
原子層刻蝕的“自限制”機制 原子層刻蝕是選擇性刻蝕的終極形態之一。它通常包含兩個迴圈自限制步驟：第一步，用活性氣體（如 Cl₂）使目標材料表面吸附一層飽和化學反應層，反應深度嚴格限制在 1 ~ 2 個原子層；第二步，通過惰性離子（如 Ar⁺）低能轟擊，將已反應層物理移除，緊接著暴露出新的材料表面進行下一個迴圈。由於每一步都有化學或物理的天然終止機制，每一迴圈只去除一個原子層，且對其它材料幾乎無影響。ALE 的方向性、保形性和損傷控制都遠優於常規等離子體刻蝕，但刻蝕速率慢（通常 <1 nm/cycle），目前主要用於 GAA 奈米片釋放、超薄通道刻蝕等最關鍵的步驟。
工藝整合因素 實際工藝往往不是單一機制在起作用。例如在自對準多重圖形（SAQP）中，先用化學選擇性去除氧化物，再用物理能量維持側壁形貌；在鰭式結構成型時，同時需要高選擇比（保護硬掩膜）和高各向異性（垂直形貌）。因此，現代選擇性刻蝕裝置均支援“混合脈衝模式”：快速切換源功率、偏壓功率、氣體配比和脈衝引數，讓化學組分和物理能量在毫秒級交替作用，以適應不同材料介面的即時需求。
關鍵引數
選擇比 目標材料的刻蝕速率與需要保護的材料的刻蝕速率之比。這是衡量技術能力的首要指標。在 GAA 工藝中，對 SiGe:Si 的選擇比要求通常 >30:1，而在某些多層掩膜去除場景下，選擇比需達到 100:1 乃至“無限”（即保護層厚度基本沒有損耗）。選擇比的絕對值與氣體化學、溫度、離子能量密切相關，工藝視窗通常非常狹窄。
刻蝕速率與產能 單位時間內材料去除的厚度（nm/min）。在維持高選擇比的前提下提升刻蝕速率，直接關係晶圓廠的單機產能（WPH，wafers per hour）。先進介質選擇性刻蝕的刻蝕速率通常在 50 ~ 200 nm/min 量級，而 ALE 全流程速率要低一個數量級，因此如何在不犧牲精度的前提下提高 ALE 產能，是裝置商重點攻關方向。
均勻性 晶圓內不同位置（中心、邊緣）和晶圓到晶圓之間刻蝕速率、選擇比的差異，通常用 3σ 非均勻度衡量。28 nm 以下製程要求晶圓內關鍵尺寸均勻性 ≤3 nm（3σ），這需要在腔室設計（氣流分佈、溫控、等離子體密度分佈）上實現極高的一致性。
深寬比能力 可處理的圖形深度與寬度之比。3D NAND 儲存洞刻蝕深寬比已超過 100:1，同時要求整個縱深方向的選擇性和側壁形貌持續穩定。對高深寬比的工藝挑戰包括反應物傳質、副產物排出、以及連續刻蝕過程中的離子能量衰減與散射。
損傷與缺陷 等離子體中的紫外輻射、高能離子會引發介質層損傷（如 Si-O 鍵斷裂導致 k 值漂移）或晶格缺陷，降低器件可靠性和載流子遷移率。缺陷密度以每步刻蝕引入的>20 nm 顆粒數（adders）衡量，先進晶圓廠要求單步刻蝕的顆粒增加數 ≤5 顆/晶圓。
參考資料（來源：國際器件與系統路線圖 IRDS 2022 版，刻蝕技術章節；SEMI 技術論文）：
- 先進邏輯用介質刻蝕選擇比（SiN/SiO₂）目標：>50:1
- SiGe/Si 選擇比（GAA 橫向釋放）：>30:1，且 Si 損失 <1 nm
- ALE 單迴圈刻蝕量：0.4 ~ 1.2 nm/cycle
- 典型腔室均勻性：晶圓內 <2%（3σ）
技術路線
當前產業界並行推進四條技術路線，對應不同的精度、產能和成本要求。
| 路線 | 核心機制 | 典型選擇比 | 產能水平 | 主要特徵 | 典型場景 |
|---|---|---|---|---|---|
| 化學選擇性刻蝕 | 利用材料間自由基反應速率差異，輔以表面鈍化 | 30:1 至 >100:1 | 高（>100 nm/min） | 各向同性為主，形貌控制較弱，易出現底切 | 犧牲層去除、硬掩膜剝離 |
| 離子束選擇性刻蝕 | 通過離子能量閾值差和入射角控制，實現物理選擇性 | 10:1 至 50:1 | 中低（視結構複雜性） | 方向性好，損傷相對可控，裝置複雜 | 奈米線/奈米片圖形定義、精密修整 |
| 原子層刻蝕（ALE） | 化學吸附自限制→離子低能移除，每迴圈去除單原子層 | >100:1，可達無限 | 低（0.5 ~ 2 nm/min） | 極致精度，低損傷，保形性最佳 | GAA 通道釋放、超薄高 k/金屬柵極處理 |
| 混合脈衝模式 | 在毫秒級時間內切換化學/物理狀態，協同處理多層材料 | 動態最佳化，可達 50:1 ~ 100:1 | 中高 | 靈活應對多介面、多材料堆疊，工藝視窗寬 | 先進 FinFET 成型、SAQP 複合步驟 |
路線選擇依據：
- 對產能敏感的大批次步驟（如 STI 刻蝕、金屬線凹槽）通常採用化學選擇性刻蝕的變體工藝。
- 對於結構釋放或需要原子級介面保真的步驟（如 GAA 內部隔離），ALE 逐漸成為不可替代的選擇。
- 混合脈衝模式為裝置商差異化競爭提供了廣闊空間：應用材料、科林研發、東京電子均推出專有脈衝或波形調變技術，將化學選擇性與低能離子輔助融入同一腔室。
這些路線並非互相排斥。先進邏輯的全流程往往整合了所有路線：前段用化學選擇形成深寬基礎，後段用 ALE 進行精細修飾，混合脈衝負責介面過渡。
上游
選擇性刻蝕產業鏈上游主要包括刻蝕裝置、關鍵零部件和特種氣體/化學品。
刻蝕裝置 全球半導體刻蝕裝置由應用材料、科林研發集團、東京電子三家高度主導。根據 Gartner 2023 年幹法刻蝕裝置市場報告，2022 年科林研發佔幹法刻蝕市場份額約 46%，東京電子約 28%，應用材料約 18%，三者合計超過 90%。選擇性刻蝕是刻蝕裝置中增長最快的細分需求，尤其在 ALE 和 GAA 工藝模組，應用材料的 Sym3 系列、科林研發的 Flex 系列、東京電子的 Episode 系列均競相迭代。中微公司（CCP 刻蝕）與北方華創（ICP 刻蝕）在介質和矽刻蝕部分節點實現量產突破，中微公司 2023 年年報顯示其刻蝕裝置營收 47.0 億元，年增率增長 46.2%，其中部分 CCP 裝置已進入 5 nm 以下產線，但在高階選擇性刻蝕和 ALE 領域仍處於追趕階段；北方華創 2023 年年報電子工藝裝備營收 196.1 億元，未單獨揭露刻蝕裝置營收，據行業估算刻蝕營收約 60 ~ 70 億元量級（來源：Eastmoney 分析師估算，2024 年 3 月；公開資料未見公司確認）。
關鍵零部件 高純度碳化矽（SiC）和塗覆有氧化釔（Y₂O₃）的鋁基或陶瓷腔體，用於抵抗腐蝕性等離子體；射頻電源、匹配器、質量流量控制器等精密子系統。主要供應商包括 Advanced Energy、MKS Instruments、ULVAC、京鼎精密等。中國境內，以富創精密、芯源微等為代表的企業在部分機械類零部件上進入供應鏈，但高精度射頻電源仍高度依賴進口。
特種氣體與化學品 高純 CF₄、CHF₃、C₄F₈、Cl₂、HBr、NF₃ 等刻蝕氣體，供應商以林德、液化空氣、關東電化、默克為主。國內廠商如華特氣體、金宏氣體、昊華科技等已實現部分氟碳類特氣的 6N 級以上供應，但在先進邏輯產線的認證滲透率仍有限。溼法後清洗用的選擇性蝕刻液（如對 SiN 高選擇性去除的磷酸溶液）則由 Entegris、三菱化學等提供，並逐步走向無硝酸配方以降低對矽的損傷。
下游
直接下游為晶圓代工廠（台積電、聯電、中芯國際等）、儲存器 IDM/代工廠（三星、SK 海力士、美光、長江儲存、長鑫儲存）及邏輯 IDM（英特爾、格芯等）。這些廠商在 FinFET、GAA、3D NAND、DRAM 等產品線上對選擇性刻蝕工藝的需求呈結構性增長。
邏輯晶片 台積電 N3/N2 使用 FinFlex 和即將到來的 Gate-All-Around（GAA）架構，對選擇性刻蝕的需求驟升。GAA 工藝中需要選擇性橫向去除 SiGe 犧牲層，同時完全保留矽奈米片，該步驟對選擇比、均勻性和損傷的要求遠高於以往。英特爾在 2023 年展示了 RibbonFET（GAA）架構，強調了高選擇性橫向刻蝕工藝的量產化挑戰。IC Insights 估計，在 3 nm 及以下節點的工藝模組中，與選擇性刻蝕相關的步驟數較 7 nm 增加約 1.8 ~ 2.2 倍。
儲存器晶片 3D NAND 層數由 128 層向 238 層、300+ 層邁進，交替沉積的 SiO₂/SiN 或其它高寬高比介質對的選擇性去除成為關鍵。層數每增加一次，選擇性刻蝕的步驟也線性增加。DRAM 從 1α/1β 向 1γ 節點演進中，電容孔的深寬比增加到 60:1 以上，需要極佳的選擇性和形貌控制。三星 2023 年 Q4 財報電話會中指出，其 V-NAND 蝕刻步驟中應用的超高選擇性工藝是維持良率的核心。
先進封裝 高密度矽通孔（TSV）、矽橋、中介層等封裝形式逐漸向晶圓級發展，對矽的選擇性刻蝕需求也在上升。晶圓廠後道封裝線開始使用具有高選擇比的幹法刻蝕來取代部分溼法工藝，以避免矽襯底側壁損傷。Yole 2023 年先進封裝報告認為，幹法刻蝕在封裝中的應用將在 2023 ~ 2028 年間以 15% 以上的複合年增長率擴張，但基數相對較小。
受益公司
（本部分僅列舉產業鏈相關公司及公開財務資料，不構成任何投資建議。）
應用材料（Applied Materials） 其刻蝕事業部在介質刻蝕和原子層刻蝕裝置版面配置完整。2023 財年（截至 2023 年 10 月）半導體系統事業部營收為 197.0 億美元，刻蝕與檢測業務貢獻約四成（公司未單獨揭露刻蝕營收）。應用材料 Sym3 刻蝕系統在多晶矽、介質和高寬比刻蝕方面有大量客戶採用，近期推出的 Profinia 低能選擇性刻蝕系統瞄準 GAA 場景，可看成其在選擇性刻蝕賽道的最新版面配置。
科林研發集團（Lam Research） 在幹法刻蝕領域長年居於首位。2023 財年（截至 2023 年 6 月）營收 174.3 億美元，其中刻蝕業務營收約 90 ~ 100 億美元（根據產品線拆分估算），導體與介質刻蝕均處於強勢地位。Flex 系列電容耦合等離子體（CCP）刻蝕在 3D NAND 高深寬比選擇性蝕刻中佔據主流。科林研發同樣推出專有 ALE 方案，重點針對 EUV 光刻後的多次圖形化刻蝕修整。
東京電子（Tokyo Electron） 2023 財年營收 2222.0 億日元（約 152 億美元），其中刻蝕裝置營收約 5200 億日元（約 36 億美元）。其 Episode UT 系列在邏輯 FinFET/ns 選擇性刻蝕市場擁有較高份額，尤其在日本和韓國儲存廠中受到依賴。東京電子也在加速 ALE 和更高平均功率的脈衝刻蝕平台開發。
國內企業 中微公司 2023 年實現營業營收 62.6 億元，刻蝕裝置營收 47.0 億元，年增率增長 46.2%，介質刻蝕（CCP）裝置已部分進入 5 nm 量產線，但尚主要集中在通孔/溝槽等標準之情形，對需要極高高選擇比和 ALE 的最前端工藝仍有差距。北方華創 2023 年電子工藝裝備營收 196.1 億元，投資者交流資料顯示其中刻蝕裝置營收約 60 ~ 70 億元（根據券商估算，公司未核實），主要在矽刻蝕和金屬刻蝕領域。公司自主開發了 ICP 高密度等離子刻蝕機，面向 28 nm 及以上製程選擇性刻蝕需求。萬業企業旗下凱世通、拓荊科技等在刻蝕/沉積相鄰領域亦有相關版面配置，但暫未形成強競爭。
市場規模
根據 SEMI《全球半導體裝置市場統計 (WWSEMS)》、Gartner 以及 VLSI Research 資料，可對選擇性刻蝕關聯市場作如下描摹：
- 刻蝕裝置總體市場：SEMI 資料顯示 2023 年全球晶圓廠裝置支出約 1000 億美元，刻蝕裝置約佔全晶圓裝置市場的 20% ~ 22%，即規模約 200 ~ 220 億美元。Gartner 分析師估計 2023 年幹法刻蝕裝置市場規模為 207 億美元，年增率下降約 5%（受儲存去庫存影響）。
- 選擇性刻蝕細分市場：公開資料未見單獨針對“選擇性刻蝕裝置”的完整劃分，但行業普遍認為，在先進邏輯和 3D 儲存的驅動下，涉及顯著選擇性要求的模組（含 ALE）已佔刻蝕裝置市場的 40% ~ 50%（約 80 ~ 110 億美元，2023 年，來源：VLSI Research 《2023 Plasma Etching Market Analysis》定性描述）。
- 增長展望：多家市場機構預測，在 GAA 和 300 層以上 NAND 量產的推動下，2023 ~ 2028 年間刻蝕裝置年均複合增長率約為 8 ~ 10%，其中高選擇性刻蝕模組增速有望高於整體 2 ~ 3 個百分點。
需要特別指出，上述皆為第三方估算值，不同統計口徑（是否包含溼法剝離、後封裝等）會導致資料偏差。具體數字以各機構最新報告為準。
玩家對比
下表對比全球及中國主要刻蝕裝置廠商在選擇性刻蝕領域的產品版面配置與技術特徵（資料來源：各公司 2023 年年報、官網、VLSI Research 2023 報告，部分為行業公開資訊綜合定性）。
| 維度 | 應用材料 | 科林研發集團 | 東京電子 | 中微公司 | 北方華創 |
|---|---|---|---|---|---|
| 2023 刻蝕裝置營收（估算） | ~80 億美元 | ~95 億美元 | ~36 億美元 | 47 億人民幣 | ~65 億人民幣（估算） |
| 技術重點 | 介質/ALE/脈衝 | 導體+介質 CCP、ALE | CCP 為主，相容性高 | CCP 介質刻蝕 | ICP 矽/金屬刻蝕 |
| 最高工藝節點 | 3 nm GAA 在研 | 2 nm/3 nm 量產 | 3 nm 量產 | 5 nm 部分步驟 | 28 nm/14 nm 量產，更先進在研 |
| 選擇性刻蝕典型產品 | Sym3、Profinia | Flex F 系列/ALE | Episode UT | Primo D-RIE 等 | NMG 系列 ICP 刻蝕 |
| ALE 版面配置 | 已推出量產方案，用於 GAA | 已量產，專注 EUV 後修整 | 已釋出平台，相容脈衝 | 在研，尚未大規模量產 | 早期研發，未釋出產品 |
| 國內客戶 | 台積電/中芯國際等 | 長存/長鑫/中芯國際等 | 國內多家儲存廠 | 中芯國際/長存/長鑫等 | 中芯國際/國產產線 |
注：營收為包含選擇性刻蝕以及其他刻蝕模組的總額。公開資料未見各家公司單獨揭露選擇性刻蝕營收。中微公司與北方華創的營收來自上市公司年報與公告；海外公司營收根據公告及分析師拆分估計。
風險
技術替代風險 隨著環柵電晶體向 CFET（互補場效應電晶體）演進，刻蝕工藝需求可能更加複雜，現有選擇比路線可能不適用於全新材料組合（如二維材料）。若出現顛覆性技術（如自組裝定向圖案化大幅減少刻蝕步驟），則選擇性刻蝕的部分市場可能被壓縮。
地緣政治與出口管制 美國及其盟友對先進刻蝕裝置（特別是可支援 3 nm/2 nm 的 ALE 平台）的出口管制持續升級。中國獲取高階選擇性刻蝕裝置受限，可能導致國內晶圓廠建設延遲或研發進度放緩，同時也倒逼國產裝置企業加速自主創新，但短期內產能和良率面臨壓力。
下游週期波動 儲存行業資本支出具有強週期性。2023 年儲存刻蝕裝置需求下滑明顯，2024 年以後雖有恢復但仍存不確定性。若全球半導體需求持續偏弱，晶圓廠縮減資本支出，裝置廠商的訂單和營收可能受到壓制。
技術實現與量產風險 高選擇性工藝往往要求極窄的工藝視窗，量產線上的微小波動（如氣體純度、電極老化、溫控偏差）均可造成選擇比漂移，導致良率損失。從實驗室突破到百萬片級量產，需要大量工藝合作與驗證，成本不菲。
智慧財產權與專利糾紛 刻蝕裝置領域專利密度高，美企和日企已形成嚴密的專利網路。國內企業在趕上技術的過程中，有可能面臨智慧財產權壁壘，影響海外市場的開拓。
誤讀糾偏
誤讀 1：選擇性刻蝕就是各向異性刻蝕 兩者是獨立維度。各向異性指刻蝕的方向性（垂直 vs. 水平），選擇性指對不同材料的區分能力。一個工藝可以同時具備高選擇性和高各向異性（例如在深孔中只刻蝕 SiO₂，側壁保持垂直且其它材料不損耗），也可以具備高選擇性但各向同性（如橫向釋放奈米片的化學刻蝕）。不應相互混淆。
誤讀 2：高選擇比意味著“完全無損傷” 即使選擇比高達 100:1，仍可能在對保護層表面產生原子級粗糙化、成分改性和等離子體引發的電荷損傷。因此部分應用場景不僅要求高選擇比，還強調損傷量化指標（如介面態密度 Dix）。單純的數字比率無法反映全部風險。
誤讀 3：選擇性刻蝕僅用於電晶體的“特殊步驟” 選擇性刻蝕的應用遍及整個前道製程：淺溝槽隔離 (STI)、側牆成型、源漏工程、多重圖形化中的自對準刻蝕、接觸孔開窗、硬掩膜移除，以及後道封裝中的矽通孔等。它是貫穿現代晶片製造的一種基礎能力。
誤讀 4：“無限選擇比”可輕易實現 實驗室展示的“無限選擇比”（即保護層厚度變化在測量噪聲以下，甚至略有沉積）通常對應極慢的刻蝕速率和嚴格腔室環境，直接移植到量產裝置會嚴重影響產能。實際量產依靠工藝整合在速率和選擇比之間取得平衡。
誤讀 5：選擇性刻蝕裝置國產化已全面突破 中微公司 CCP 和北方華創 ICP 刻蝕機在部分節點上實現了國產替代，但主要覆蓋的是常規介質和矽刻蝕。在最嚴格的高選擇性 ALE 等尖端工藝上，國產裝置尚未進入量產驗證階段，關鍵零部件和算法系統仍依賴進口。
最新事件
- 2024 年 3 月：應用材料宣佈推出 Profinia 選擇性刻蝕系統，採用低能自限制脈衝技術，聲稱可將 GAA 中 SiGe 介面缺陷密度降低 50%，計劃於 2025 年批次交付。（來源：應用材料官網新聞稿）
- 2024 年 2 月：SEMI 預計全球半導體裝置支出 2024 年將重返增長，達到 1050 億美元，其中刻蝕裝置受 GAA 和先進儲存支出帶動，增長預計超過前道平均。VLSI Research 評論稱，選擇性刻蝕模組將是增長最快的細分市場之一。
- 2023 年 11 月：台積電在 IEEE IEDM 會議上展示了 N2 工藝中奈米片釋放的選擇性刻蝕整合方案，實現了 SiGe 選擇比 >100:1，且 Si 溝道損傷控制在 0.3 nm 以內。（來源：IEDM 2023 論文集）
- 2023 年 10 月：美國商務部發布臨時最終規則，升級對先進半導體制造裝置的出口管制，涵蓋具有高選擇比和 ALE 功能的特定刻蝕機臺。隨後日本、荷蘭跟進相關措施。國內晶圓廠加速驗證國產 ALE 方案，中微公司與北方華創均公開表示加大該方向研發投入。
- 2023 年 8 月：三星宣佈其第 9 代 236 層 V-NAND 量產，核心蝕刻站點採用了新型選擇性去除工藝，成功將通道孔深寬比提升至 145:1 的同時保持了優良的均勻性。（來源：三星電子新聞中心）
追蹤指標
- 半導體裝置市場規模：每季度 SEMI WWSEMS 報告、Gartner 裝置份額報告，關注刻蝕裝置出貨額年增率變化。
- 晶圓廠資本支出展望：台積電、三星、英特爾、中芯國際、美光等每季度資本支出資料與未來展望，尤其關注 GAA 與 300 層 NAND 相關預算。
- 新機型與工藝驗證：應用材料、科林研發、東京電子及國內企業的選擇性刻蝕平台釋出；關鍵晶圓廠對其評估與認證公告（如中芯國際、長江儲存的國產裝置驗證進展）。
- 選擇比與損傷的文獻資料：IEDM、VLSI Technology、SPIE 會議上關於 SiGe/Si 選擇比、ALE 迴圈速率、介面狀態密度的論文，反映技術前沿演變。
- 出口管制政策動態：美國 BIS 實體清單、瓦森納安排等對刻蝕裝置技術規格的限制及後續更新。
- 關鍵特氣供應鏈：氟碳類、溴化氫等高純氣體價格與供應節點，尤其是中國晶圓廠國產氣替代比例（可關注華特氣體、金宏氣體等公司公告）。
信源
- IRDS 2022 Edition, “Lithography & Etch” 章節, IEEE
- SEMI, World Fab Forecast and Equipment Market Statistics (WWSEMS), 2023-2024
- Gartner, “Market Share: Semiconductor Wafer Fab Equipment, Worldwide, 2022”, 2023
- VLSI Research (現 TechInsights), “Plasma Etching Market Analysis”, 2023
- Applied Materials, Lam Research, Tokyo Electron 官網及年度財報 (2023)
- 中微公司 (688012.SH) 2023 年年度報告；北方華創 (002371.SZ) 2023 年年度報告
- IEDM 2023, TSMC 論文 “Nanosheet Release Etch in N2 Technology”
- Samsung Electronics Newsroom, 2023 年 8 月 V9 NAND 量產公告
- Industry conference proceedings (SPIE Advanced Lithography & Patterning, AVS Symposium)