系統級封裝

3秒看懂

系統級封裝（SiP）是將多個不同工藝節點、不同功能（如處理器、儲存器、感測器、無源元件）的裸晶片或已封裝器件，通過先進封裝技術整合在一個封裝體內，實現一個完整系統或子系統功能的技術。 核心是**“在封裝內實現系統整合”**，與追求單晶片整合的SoC（系統級晶片）形成互補。

3分鐘產業解釋

在摩爾定律逼近物理極限、SoC設計成本與風險飆升的背景下，SiP成為延續效能提升與功能整合的關鍵路徑。它不追求在單一晶片上做所有事，而是將“最合適的技術”用“最合適的方式”整合在一起。

產業核心價值：

1. 異構整合：可將先進製程（如5nm）的邏輯晶片、成熟製程（如28nm）的電源管理晶片、不同材質的矽光晶片、第三代半導體器件等靈活組合，突破單一晶片的工藝限制。
2. 縮短上市時間：通過複用已驗證的晶片模組（Chiplet/IP），顯著降低系統級產品的設計複雜度和風險，加速產品迭代，尤其適用於快節奏的消費電子和AI硬體。
3. 最佳化系統性能：通過縮短晶片間互連距離，提升資料傳輸速率、降低功耗和延遲。例如，在智慧手機中，將處理器、記憶體、射頻前端整合，可最佳化能效和訊號完整性。
4. 靈活應對多樣化需求：特別適合小批次、多品種、高整合的應用場景，如可穿戴裝置、物聯網模組、汽車電子、高階AI加速卡等。

簡單比喻：SoC像自己建一座功能齊全的獨棟別墅（設計難度大、耗時長），而SiP像在精心規劃的土地上，用現成的高質量模組（廚房、臥室、客廳）快速組裝成一座功能完善的別墅。

15分鐘專家深入

深入SiP，需理解其技術核心、市場驅動力及面臨的挑戰。

1. 技術核心：不止於“封裝”

SiP遠非簡單的多晶片堆疊，它是一個系統級設計平台，融合了晶片設計、封裝設計、訊號/電源完整性、熱管理等多學科知識。其技術實現主要依賴於以下核心要素：

• 基板技術：從有機基板（PCB-like）到矽中介層（Silicon Interposer）、玻璃基板、扇出型（Fan-Out）再佈線層（RDL）等，提供高密度、細間距的電氣互連。
• 互連技術：包括傳統引線鍵合（Wire Bonding）、倒裝晶片（Flip Chip）、矽通孔（TSV）、混合鍵合（Hybrid Bonding）等，後者能實現微米級甚至亞微米級的晶片間直接連線，是實現超高密度整合的關鍵。
• 異構整合能力：這是SiP的靈魂。能夠將來自不同晶圓廠、不同工藝節點、不同功能、甚至不同材質（如矽、化合物半導體、無源元件）的芯粒（Chiplet）整合在一起。
• 系統協同最佳化：SiP設計必須從系統層面考慮，進行封裝-晶片-電路板協同模擬，以解決訊號串擾、電源噪聲、電磁干擾和熱分佈等複雜問題。

2. 市場驅動力與應用場景

• 移動與消費電子：智慧手機（A系列晶片+記憶體）、TWS耳機（主控+感測器+電源）、智慧手錶是SiP最早且最大的市場，追求極致的小型化和整合度。
• 高效能運算與AI：這是SiP技術發展的最強引擎。大型AI模型訓練晶片（如GPU、TPU）對算力、頻寬、能效的需求，遠超單晶片SoC的物理極限。通過2.5D/3D SiP（如採用矽中介層或混合鍵合）整合多個計算芯粒、高頻寬記憶體（HBM），已成為主流方案。例如，NVIDIA的H100/H200 GPU、AMD的MI300系列均採用SiP技術。
• 汽車電子：高階駕駛輔助系統（ADAS）、車載資訊娛樂系統需要高可靠性、耐高溫的整合解決方案，SiP可整合處理器、感測器、電源等。
• 通訊與物聯網：5G基站射頻前端模組、物聯網通訊模組等，需要整合多種通訊協議和射頻功能。

3. 挑戰與瓶頸

• 成本：特別是採用矽中介層、TSV、混合鍵合等先進工藝的SiP，其封裝成本可能接近甚至超過晶片本身成本，需權衡效能收益與經濟性。
• 設計複雜性：需要跨領域的協同設計工具和方法學，對設計團隊能力要求極高。
• 熱管理：高功率密度晶片整合在狹小空間內，散熱是巨大挑戰。
• 良率與測試：多晶片整合的最終良率受各晶片良率及封裝良率的乘積影響，測試策略（Known Good Die, KGD）和成本控制是關鍵。
• 標準與生態：Chiplet間的介面、協議等缺乏統一標準（雖有UCIe等行業倡議），生態碎片化阻礙了通用芯粒市場的形成。

技術原理（深入機制與關鍵引數）

SiP的核心原理是在封裝層級實現電氣互連、機械支撐、熱管理和環境保護。其技術路徑可大致分為以下幾類，複雜度和效能依次遞增：

+-----------------------------------------------------------------------+
|                    系統級封裝 (SiP) 技術路徑譜系                       |
+-----------------------------------------------------------------------+
| 傳統SiP (2D/2.1D)  |  先進SiP (2.5D)       |  前沿SiP (3D)          |
+---------------------+-----------------------+-------------------------+
| • 基板: 高密度有機  | • 中介層: 矽/玻璃    | • 方式: 晶片堆疊       |
|   PCB或陶瓷基板     |   (含TSV/TGV)         | • 關鍵技術: TSV,      |
| • 互連: 引線鍵合/   | • 互連: 倒裝晶片      |   混合鍵合             |
|   倒裝晶片          |   (與中介層連線)      | • 代表: HBM記憶體堆疊、  |
| • 特點: 成本相對低，| • 特點: 實現超細間距   |   影像感測器與邏輯晶片的|
|   適合多晶片平面      |   晶片間互連，頻寬高    |   面對面堆疊等         |
|   整合，如SiP模組    | • 代表: 高階GPU/HPC    | • 特點: 極致效能與     |
|                     |                       |   密度，熱管理極難      |
+---------------------+-----------------------+-------------------------+

關鍵技術機制與引數（定性，無具體數字依據則不寫）：

1. TSV (矽通孔)：在矽中介層或晶片上刻蝕通孔並填充導電材料，實現上下層晶片的垂直電氣連線。關鍵引數：孔徑、深寬比、密度（數量/面積）、電阻/電容。TSV是實現2.5D/3D整合的物理基礎。
2. RDL (重佈線層)：在晶片或中介層表面，通過光刻、電鍍等工藝製作金屬佈線層，用於重新排布晶片的焊盤（I/O）位置，以適應更細間距的倒裝晶片或與基板的連線。關鍵引數：線寬/線距（L/S）、層數、佈線密度。
3. 混合鍵合：一種無需凸點，直接通過銅-銅和氧化物-氧化物原子級鍵合實現晶片間電氣和機械連線的技術。關鍵引數：鍵合對準精度、表面粗糙度、鍵合強度。它能實現比倒裝晶片高一個數量級的互連密度，是未來3D整合和超高效能SiP的關鍵。
4. 熱管理：SiP內部熱源集中，散熱路徑複雜。解決方案包括：採用高導熱材料（如熱矽脂、相變材料）、設計散熱蓋（Heat Lid）、在基板或中介層內整合微型流體通道（微流道散熱）、以及通過TSV本身輔助導熱。

設計流程：系統架構規劃 -> 晶片/芯粒劃分與設計 -> 封裝結構設計 -> 電氣/熱/機械協同模擬 -> 基板/RDL設計 -> 工藝流片 -> 測試。

技術演進史

• 1990s-2000s初：SiP概念萌芽，主要形式為多晶片模組（MCM），用於軍事、航空等領域，成本高昂。
• 2000s中-2010s初：隨著移動裝置興起，以引線鍵合或倒裝晶片為基礎的傳統SiP在手機、消費電子中普及，實現小型化。AppleiPhone首次大規模應用SiP封裝（如A系列處理器+記憶體）。
• 2010s中後期：2.5D SiP技術成熟，以台積電的CoWoS (Chip-on-Wafer-on-Substrate) 技術為代表，成功應用於FPGA和早期AI晶片（如NVIDIA V100），解決了HBM與GPU的高頻寬互連問題。
• 2020s至今：進入後摩爾時代，SiP/Chiplet成為產業共識。技術焦點轉向：
  1. 效能驅動：混合鍵合等超高密度3D整合技術開始在HBM和未來計算晶片中應用。
  2. 成本驅動：扇出型封裝（FO-WLP）等技術在中端SiP市場擴大應用，平衡成本與效能。
  3. 生態建置：UCIe等通用Chiplet互連標準釋出，推動芯粒產業的標準化和複用。

技術路線對比（量化表）

特性維度	SoC (系統級晶片)	傳統SiP (2D)	先進SiP (2.5D/3D)	主機板級整合
整合層級	晶片級	封裝級	封裝級	板級
設計複雜度	極高（單晶片整合所有IP）	中等	高（需系統級協同設計）	低
上市時間	長（2-3年及以上）	較短	中等	短
靈活性	低，設計固化	高，可混合不同工藝/功能晶片	高	非常高
單位效能成本	高（NRE巨大，但量產後單片成本可能較低）	中等	高（封裝成本佔比大）	低
互連頻寬	片上頻寬極高	晶片間頻寬受限	晶片間頻寬極高（接近片上）	板級頻寬低
功耗效率	高（片上互連短）	中等	較高（短互連）	低
尺寸	最小	小	小	大
熱管理	挑戰大（熱量集中）	相對容易	挑戰極大（熱量更集中）	容易
典型應用	智慧手機主晶片、桌面CPU	TWS耳機、IoT模組、射頻前端	高階GPU/AI加速卡、FPGA、HPC	個人電腦、伺服器主機板

注：所有對比為相對趨勢，具體效能與成本取決於具體設計方案與規模。

上下游

上游（材料、裝置、設計與IP）：

• 材料：封裝基板（ABF、BT）、前驅體、光刻膠、電鍍液、陶瓷材料、導熱材料、引線架構等。
• 裝置：光刻機（用於RDL）、電鍍裝置、鍵合機（引線鍵合、倒裝鍵合、混合鍵合）、刻蝕機、減薄機、檢測裝置（AOI、X-ray、超聲掃描）。
• IP與設計服務：EDA工具（Cadence, Synopsys, Siemens）、芯粒IP供應商、設計服務公司。

中游（封裝與測試）：

• OSAT (外包封測廠商)：日月光（ASE）、安靠（Amkor）、長電科技、通富微電、華天科技等。他們是SiP技術的主要實踐者和推動者。
• 晶圓代工廠：台積電（TSMC）、三星（Samsung Foundry）、英特爾（Intel Foundry）也提供先進的封裝服務（如台積電CoWoS、InFO系列），並與OSAT形成競爭與合作。

下游（應用終端）：

• 消費電子（Apple、華為、小米）、高效能運算/資料中心（NVIDIA、AMD、Google、微軟）、汽車電子（特斯拉、輝達、大陸集團）、通訊裝置（華為、愛立信、諾基亞）等終端品牌與系統廠商。

關鍵指標

• 整合密度：單位面積內的互連埠數量（I/O數/mm²）。
• 互連頻寬：晶片間或芯粒間的通訊頻寬（GB/s）。
• 互連延遲：訊號傳輸時間（ps級）。
• 功耗效率：每傳輸1位元資料所消耗的能量（pJ/bit）。
• 熱阻：封裝體散熱能力的度量（°C/W）。
• 可靠性：在特定溫度迴圈、溼度、機械應力下的壽命指標（如滿足JEDEC標準）。
• 成本結構：封裝成本佔整體系統晶片成本的比例。

供需與市場資料

• 需求端：AI算力晶片是當前最強、增長最快的需求引擎。每顆高階AI GPU幾乎都需要搭載多顆HBM，這直接驅動了2.5D SiP（如CoWoS）產能的爆發式需求。智慧手機、汽車、物聯網等領域的穩步增長也提供支撐。
• 供給端：先進SiP（特別是需要矽中介層、TSV的2.5D封裝）的產能高度集中且緊張。台積電的CoWoS產能是當前市場關注的焦點，其擴產速度直接影響全球AI算力的供給。OSAT廠商也在積極擴產。
• 市場規模：全球先進封裝市場（含SiP、扇出、2.5D/3D等）增速顯著高於傳統封裝。根據多個行業報告估算，到2028年，先進封裝市場規模預計將超過700億美元，其中SiP是核心組成部分。[具體資料需引用Yole, TechInsights等最新報告]

代表公司與資本對映

• OSAT龍頭：
  • 日月光 (ASE, TW: 3711)：全球封裝測試龍頭，技術版面配置全面，SiP業務佔比高。
  • 安靠 (Amkor, US: AMKR)：全球第二大封測廠，在先進SiP領域，特別是針對移動和高效能運算，有深厚積累。
  • 長電科技 (JCET, SH: 600584)：中國龍頭，SiP技術能力強，客戶覆蓋國內外主流晶片設計公司。
  • 通富微電、華天科技：中國領先的封測廠商，均在SiP領域有重要版面配置。
• 晶圓代工兼封裝服務商：
  • 台積電 (TSMC, US: TSM)：其CoWoS、InFO系列是定義高效能運算SiP（2.5D）的關鍵技術平台，擁有技術護城河。
  • 三星、英特爾：也提供類似的先進封裝服務。
• 上游裝置/材料：
  • ASML：提供先進封裝所需的光刻裝置。
  • 東京電子（TEL）：提供刻蝕、沉積等關鍵裝置。
  • 味之素（Ajinomoto）：ABF絕緣膜是高階封裝基板的關鍵材料。

投資邏輯

1. AI算力需求爆發是核心催化劑：先進AI晶片對高效能SiP（2.5D/3D）的依賴是剛性的，且需求增長遠快於產能擴張，導致技術領先的封裝廠擁有強定價權和產能溢價。
2. 後摩爾時代的技術必然路徑：當單一晶片電晶體微縮效益遞減時，異構整合成為提升系統性能的主要方式，SiP的長期技術地位穩固。
3. 產業鏈價值重構：封裝從成本中心逐漸轉變為效能賦能中心，其在半導體產業鏈中的價值佔比正在提升。
4. 關注點：技術迭代（混合鍵合等）、產能擴張節奏（特別是CoWoS）、客戶份額變化（核心客戶如NVIDIA的訂單流向）、上游材料/裝置的瓶頸。

常見誤讀糾偏

1. 誤讀：SiP就是簡單地把幾個晶片粘在一起。
   • 糾偏：SiP，尤其是先進SiP，是一個高度複雜的系統工程。它涉及精密的電氣設計（訊號/電源完整性）、熱設計、力學設計以及先進製造工藝（如TSV、混合鍵合）。其核心挑戰在於解決多晶片整合帶來的串擾、噪聲、散熱和可靠性問題，絕非簡單物理堆疊。
2. 誤讀：SiP是SoC的淘汰者，未來屬於SoC。
   • 糾偏：SiP與SoC是互補關係而非替代關係。SoC追求單一晶片內的極致整合，適用於對成本、功耗、尺寸要求極高的量產市場（如手機主晶片）。SiP則在異構整合、高效能運算、快速迭代、小批次多樣化場景下具有不可替代的優勢。尤其在AI/HPC領域，SiP（2.5D/3D整合）已是解決效能瓶頸的事實標準，兩者共同構成未來晶片系統的兩大支柱。
3. 誤讀：先進SiP封裝成本過高，不經濟。
   • 糾偏：需從系統總擁有成本（TCO）和效能收益角度評估。雖然先進SiP封裝本身成本高，但它能：① 實現單顆SoC無法達到的效能（如整合HBM）；② 通過Chiplet複用降低整體設計風險和NRE成本；③ 縮短產品上市時間。對於高階市場，其帶來的效能優勢和產品化速度的收益，遠超封裝成本的增加。

學習路徑

1. 入門：瞭解封裝基礎概念（封裝層級：L0-L3），閱讀Yole或TechInsights關於SiP和先進封裝的市場概述報告。
2. 進階：學習關鍵工藝原理：倒裝晶片、TSV、RDL、扇出型封裝。可參考《微電子封裝》等專業教材或台積電、日月光等公司釋出的技術白皮書。
3. 深入：聚焦高效能運算領域，研究NVIDIA A100/H100、AMD MI300等產品的封裝結構拆解分析（由TechInsights等機構釋出），理解2.5D整合的實際應用。
4. 前沿：追蹤學術界和工業界在混合鍵合、芯粒互連標準（UCIe）、新型基板材料、先進散熱技術等方面的最新進展。

一句話總結

系統級封裝（SiP）是通過在封裝內部實現異構晶片的高密度整合，以突破單晶片物理極限、加速系統創新的關鍵使能技術，尤其在AI時代，已成為高效能晶片不可或缺的核心解決方案。

延伸閱讀與來源

• 行業報告：Yole Développement, TechInsights, IDTechEx, SEMI 釋出的《先進封裝市場與技術趨勢報告》。
• 技術標準與組織：UCIe (Universal Chiplet Interconnect Express) 官網；IEEE ECTC (Electronic Components and Technology Conference) 會議論文。
• 公司技術資源：台積電官網的“先進封裝與測試”板塊；日月光官網的技術介紹；ASE Group, Amkor Technology的技術部落格。
• 學術期刊：IEEE Transactions on Components, Packaging and Manufacturing Technology。
• 注意：本文中具體市場資料、成本比例、產能數字等，因檢索限制未引用具體來源，僅為基於行業共識的定性描述。投資研究需以最新財報、權威行業報告及供應鏈調研資料為準。