先進封裝

3 秒看懂

先進封裝(Advanced Packaging)是半導體制造的後段工序——不追求單一晶片製程微縮,而在封裝層面通過倒裝、晶圓重構、中介層、矽通孔及三維堆疊等創新互連方案,把多顆晶片(或芯粒)異構整合進同一封裝體。本質是在封裝級別完成系統重構,以更高頻寬、更低延遲、更小體積實現“系統級”效能躍升。它是後摩爾時代延續效能提升的核心路徑,直接定義AI加速器、HBM、高效能CPU/GPU產品的物理形態。

3 分鐘產業解釋

傳統封裝大多采用引線鍵合將晶片“平放”在基板上,訊號路徑長、密度受限。先進封裝則把封裝技術“晶片化”——用鍵合凸塊(Bump)、重佈線層(RDL)、矽通孔(TSV)等工藝,將多顆晶片高密度互連,甚至垂直堆疊。依據整合方式與密度,市場形成了清晰的技術階梯:

倒裝晶片(Flip-Chip):晶片正面朝下,通過焊料凸塊直連基板。縮短互連長度,提升I/O密度與散熱能力。滲透率極高,幾乎成為高效能晶片的預設選項。
晶圓級封裝(WLP):在整片晶圓上完成封裝後再切割。扇入型(Fan-In)封裝尺寸與裸片相當;扇出型(Fan-Out)將I/O“扇出”到晶片區域之外,可整合更多引腳,且厚度極薄。台積電的InFO(整合扇出型)便是代表,廣泛應用於移動處理器(如某A系列晶片)。
2.5D封裝:多顆晶片並排,通過矽中介層或矽橋實現高密度互連。矽中介層方案(如台積電CoWoS)使用帶有TSV的矽中介層;矽橋方案(如英特爾EMIB)則將矽橋嵌入有機基板,不依賴完整矽中介層及TSV。實現高頻寬、低延遲異質整合,AI GPU與HBM的經典組合就靠它。
3D封裝:晶片在垂直方向直接堆疊,通過TSV或混合鍵合(Hybrid Bonding)實現層間互連。頻寬最高、延遲最低、尺寸最小,但熱密度與設計複雜度極高。典型為3D V-Cache、HBM堆疊。台積電SoIC、三星X-Cube是主要方案。
系統級封裝(SiP)與Chiplet:SiP是在同一封裝內整合多顆功能不同的裸片與被動元件,形成子系統;Chiplet則是把大SoC拆分為功能獨立的小晶片,再用先進封裝整合的設計方法。AMD EPYC處理器是Chiplet思路的經典落地。

從倒裝到3D堆疊,整合度與效能逐級提升,同時材料、設計、製造複雜度與成本也急劇上升。誰是主角、誰做配套,由具體的效能/功耗/成本約束決定。

15 分鐘專家深入

為什麼先進封裝成了“主角”

在製程微縮逼近物理極限、單晶片面積受光罩尺寸與良率制約的背景下,單純靠縮電晶體獲益的路徑已見緩;而AI、HPC等場景對算力、儲存頻寬的需求卻呈指數增長。先進封裝轉身成為系統性能的乘法器:

整合密度倍增:在封裝內整合更多電晶體,繞開單晶片面積上限。
特異性分工:邏輯晶片用先進製程爭取高頻能效,模擬/IO/儲存可沿用成熟製程,Chiplet化解了“全芯用最貴節點”的成本枷鎖。
縮短物理距離:晶片間互連從PCB板級提升到微米級片間距離,訊號完整性、頻寬、能耗全面改善。HBM與GPU通過2.5D矽中介層互連,頻寬可達TB/s級別,遠高於傳統分立DRAM方案。
良率與靈活性:大晶片拆成小芯粒後,每個小die良率更高,產品組合也更靈活(同一代芯粒可拼出不同SKU)。

這一範式轉換將封裝從“保護殼”升級為系統級設計要素,封裝技術本身成為產品差異化的核心來源。

核心技術棧拆解

先進封裝不是單一技術,而是一整套互連與整合工藝的組合工具箱。關鍵工藝包括:

Bump(凸塊):微米級焊料/銅柱,是晶片與基板或晶片間互連的物理基礎。凸塊間距(pitch)決定互連密度,先進方案可下探至數十微米量級。
RDL(重佈線層):在晶圓表面形成額外的金屬佈線層,重新分佈I/O焊盤位置。這是扇出型封裝與2.5D/3D封裝中進行訊號路由的基礎。
TSV(矽通孔):垂直穿透矽襯底的電互連通道,是實現2.5D中介層互連與3D晶片堆疊的核心。TSV的深寬比、填充質量直接影響訊號完整性與可靠性。
混合鍵合(Hybrid Bonding):晶片間通過介電層與金屬層同時鍵合,無需傳統焊料凸塊,可將互連間距縮至10 μm以下,是3D封裝向更高密度演進的關鍵技術。

上述工藝按不同方式組合,即構成前述WLP、2.5D、3D等各類封裝形態。選擇何種組合,取決於目標產品的互連頻寬、功率預算、散熱能力與成本容忍度。

設計驗證的複雜性

先進封裝已不僅是製造問題,更是設計問題。晶片、中介層、基板多層結構疊加,電源完整性、訊號完整性、熱分佈、機械應力在多物理場耦合下極其複雜,需要專項的協同設計與模擬驗證,這正是相關EDA工具正向“系統級協同設計”演進的原因。行業調研指出,先進封裝的設計與驗證已成為獨立且高壁壘的工程領域,貫穿從架構規劃到物理籤核的全流程。

技術原理(最深)

先進封裝的物理本質是跨尺度、跨材料的超高密度互連工程,其核心在於將宏觀的封裝-基板-PCB互連體系,壓縮到與晶片內部互連可比的尺度。

關鍵互連機制對比

以2.5D與3D封裝為例,二者的訊號能量傳輸通道完全不同:

2.5D(矽中介層):晶片A → 片內互連 → Bump → 中介層頂部的重佈線層(橫向傳輸) → Bump → 晶片B。訊號主要通過矽中介層上的RDL橫向直接傳遞,TSV通常用於連線中介層與下方封裝基板,而非晶片間通訊的必經路徑。
3D(直接堆疊):晶片A → 片內互連 → Bump/混合鍵合點 → 晶片B片內互連。垂直通道極短,路徑長度從毫米級驟降至微米級。

晶片A       晶片B
  |           |
  |(Bump)     |(Bump)
  +-----RDL----+  ← 矽中介層平面
       | TSV |     (2.5D橫截面示意)
       +-----+
         基板

在3D堆疊中:

    晶片A
  ----------
    混合鍵合層
  ----------
    晶片B

驅動力物理方程(定性)

互連功耗與位元傳輸的能量效率近似為:

傳輸功耗 ∝ C_total × V² × f

其中C_total為互連總電容(與互連長度d成正比),V為工作電壓,f為頻率。先進封裝通過縮短d(晶片靠得更近)、減小互連電容(更小的凸塊、更短走線)、最佳化訊號完整性以允許更高資料率,從根本上降低每位元傳輸的能量成本。

舉例而言,GPU與HBM通過2.5D矽中介層整合的互連位寬可達1024-bit乃至更寬,單堆疊頻寬突破數百GB/s,而傳統分立式記憶體方案受限於PCB走線,頻寬與能效差距顯著。

散熱與電源——被壓縮的物理挑戰

3D堆疊在垂直方向壓縮晶片後,熱密度急劇上升。由於晶片本身是熱源,熱量必須通過微焊點、TSV及矽襯底逐層傳導,熱介面阻抗增大,形成“熱疊層”效應。高功率邏輯晶片疊儲存棧時,儲存晶片的熱敏感度又進一步限制了允許的溫升。這是當前3D整合向高效能處理器延伸的核心工程瓶頸。

電源配送網路也需垂直穿越各層,TSV的直流電阻與電感引起電壓降與噪聲。多die同時開關產生的動態電流需求,對片上電容的分佈與去耦構成挑戰。更緊密的整合在創造效能的同時,也對電源/熱工程設下嚴苛約束。

技術演進史

上世紀90年代後期–2000年代:倒裝晶片從高階走向主流,凸塊互連替代引線鍵合;晶圓級封裝(WLCSP)在模擬、電源等小晶片領域鋪開。
2010年代:扇出型封裝出現並規模化,台積電InFO在移動AP市場大放異彩;2.5D封裝伴隨AI興起而登上舞臺,CoWoS成為HPC標誌性方案。
2015年後:HBM垂直堆疊DRAM普及,TSV 3D堆疊成為儲存標配;混合鍵合從實驗室走向量產,為真正的邏輯-邏輯、邏輯-儲存器3D堆疊打下基礎。
2020年代至今:Chiplet設計理念深入人心,催生UCIe等標準化互聯介面;面板級封裝(FOPLP)嘗試將扇出型從晶圓尺度擴充套件至更大面板,探索成本更優的規模化路徑。系統級協同設計、多物理場模擬成為標配。

技術的迭代呈現“由易到難、由儲存向邏輯、由單晶片向異構系統”的爬坡軌跡。

技術路線對比

技術路線	整合方式	主要互連工藝	典型I/O間距(定性)	頻寬/延遲特性	典型散熱能力	規模化成本
傳統引線鍵合	晶片正面朝上,金/銅線連線	鍵合線	粗(數十μm級)	低頻寬,高延遲	一般	低
倒裝晶片(Flip-Chip)	晶片倒置,凸塊直連基板	焊料/銅柱Bump	中(數十~百μm級)	中等頻寬,中等延遲	較好	較低
扇出型封裝(FOWLP)	晶片嵌入模塑膠再佈線,無基板	RDL,Bump	中(數十μm級)	薄型高密度,中等頻寬	一般(通過模塑體導熱)	中
2.5D封裝(矽中介層)	多晶片水平排布,矽中介層互連	TSV,RDL,Bump	較細(數~數十μm級)	高頻寬,低延遲	較好(矽襯底導熱)	高
3D堆疊(TSV)	晶片垂直堆疊	TSV,Bump	較細	極高頻寬,最低延遲	挑戰大(熱疊層)	高
3D混合鍵合	晶片直接層疊,無凸塊	混合鍵合點	極細(<10 μm級)	極致頻寬,極致低延遲	挑戰大	最高

注:具體I/O間距、頻寬數值屬廠商高度定製引數,跨代際差異極大,上表僅作定性層級對比。成本對比綜合了裝置、材料、工序及良率等多維度,具體專案需按產品結構實測。

上下游

上游工具與材料:
- 設計工具:多物理場協同模擬EDA工具、Chiplet互聯IP與驗證平台。
- 核心材料:高密度載板/ABF基板、矽中介層晶圓、TSV填充銅、鍵合凸塊材料(錫銀等)、特種模塑膠、臨時鍵合與解鍵合膠、混合鍵合介面材料。
- 裝置:高精度倒裝/鍵合機、深矽刻蝕與TSV填充裝置、RDL電鍍/化學鍍線、晶圓減薄與臨時鍵合機、精密貼片機與混合鍵合裝置。
中游製造與封測:
- 晶圓代工廠系:台積電(CoWoS/InFO/SoIC)、三星(X-Cube/I-Cube)、英特爾(EMIB/Foveros)率先將先進封裝與製程融合。
- 專業封測廠商:日月光(ASE)、安靠(Amkor)、長電科技、通富微電、華天科技等提供Fan-Out、SiP、Flip-Chip等廣泛服務。
- 面板級封裝探索:由代工廠與封測廠共同推動,目標從晶圓尺寸(如300 mm)擴充套件至面板尺寸(如510×515 mm²及以上),以大幅降低單位成本。
下游應用:
- AI/ML加速器(GPU/定製ASIC)、HBM、高階CPU/伺服器SoC、5G射頻前端模組、可穿戴裝置、自動駕駛域控制器等。這些應用的需求直接定義了先進封裝的效能邊界與市場增量。

關鍵指標

衡量先進封裝技術水平的幾個核心維度:

互連密度(I/O密度):單位面積或單位長度所容納的訊號引腳數,直接影響晶片頻寬。
凸塊間距(Bump Pitch):表徵互連精細度的關鍵幾何引數,越小密度越高,對裝置精度與材料介面控制要求越苛刻。
頻寬×能效(每位元能量):封裝互連每傳輸1位元的功耗,是評估系統級功耗瓶頸的核心指標。
熱阻/熱密度容限:封裝結構從晶片結到環境的總熱阻;3D堆疊還需考量各層結溫差異與敏感層溫度限制。
整合度(單封裝電晶體數或晶片面積總和):相比單晶片方案,先進封裝允許大幅擴充套件有效晶片面積,從而裝入更多計算/儲存資源。
良率與成本/效能比:Chiplet的效益最終要看整體良率增益帶來的有效成本下降,與額外封裝成本的權衡。

上述指標大多無法從公開財報中獲得精確跨廠商對照資料,通常依賴行業機構的技術對比研究或供應鏈調研。

供需與市場資料

根據多份行業分析報告的趨勢共識:

市場規模與增長:全球先進封裝市場持續處於擴張通道,其增速顯著高於半導體封裝市場整體平均水平。增長動力主要來自AI/HPC對2.5D/3D封裝、HBM整合的強力需求,以及移動與消費電子領域對扇出型封裝的高滲透率。
供給結構:
- 高階產能(如CoWoS、混合鍵合3D)長期供不應求,台積電等廠商持續大規模擴產。產能分配直接影響AI晶片出貨節奏,成為供應鏈關鍵瓶頸環節。[供應鏈估算]
- 面板級封裝(FOPLP)是多家廠商重點版面配置的降本方向,正處於商業化爬坡期,其材料與工藝成熟度尚在培育。
- 專業封測大廠在扇出、SiP、倒裝等中高階產品中份額穩固,同時與IDM/代工廠在部分高階領域形成競爭與合作並存的格局。
需求牽引:AI大型模型訓練的算力叢集對HBM及高頻寬邏輯-儲存互連有剛性需求;5G毫米波模組採用天線整合扇出方案;汽車電子對高可靠性SiP的需求穩步增長。

注:具體市場規模數值、廠商份額等資料需依據最新年度的第三方產業報告(如Yole、TrendForce及各廠商財報)確切引用。當前採集資料多為定性與趨勢性描述,[未充分揭露]精確的市場金額資料以供複製。

代表公司與資本對映

台積電:先進封裝技術平台最完備,CoWoS已在AI GPU領域佔據統治級份額,InFO在大客戶移動AP深入人心,SoIC為下一代3D堆疊旗艦。封裝業務對其營收貢獻逐步提升,是“製程+封裝”繫結戰略的核心載體。
英特爾:EMIB(嵌入式橋接2.5D)與Foveros(3D堆疊)是自有產品(如資料中心GPU、消費級處理器)差異化利器,同時推動代工服務搭配先進封裝,以IDM 2.0戰略對外輸出。
三星:I-Cube(2.5D)、X-Cube(3D)與代工/儲存組合,具備從HBM DRAM製造到封裝的一體化能力。
日月光(ASE)與安靠(Amkor):全球專業封測雙巨頭,扇出、SiP、倒裝大規模量產經驗豐富,服務第三方客戶的廣度與靈活性難被替代。
長電科技:國內封測龍頭,在扇出型、2.5D及SiP領域形成階梯式產能,受益於國內晶片設計產業分化與國產替代趨勢。
通富微電與華天科技:分別在倒裝、晶圓級、特殊應用SiP等細分賽道佔據重要位置,與國內CPU/GPU設計企業合作緊密。
相關裝置與材料代表(示意,非窮舉):
- 關鍵裝置:應用材料、科林研發研究、TEL、EV Group(混合鍵合)、Besi、ASM Pacific等。
- 關鍵材料:味之素(ABF膜)、三菱化學、住友電木;各主要載板與引線架構廠商。

產業層面,先進封裝被視作半導體超越摩爾週期的結構性增長方向;高階封裝產能的資本支出密度高、進入壁壘強,領先廠商的客戶認證和工藝積累更深。每年多家機構釋出的先進封裝產業規劃報告都將其列為下一階段半導體資本支出的優先方向。

產業傳導邏輯

算力需求推升高階封裝價值量:單顆AI晶片的封裝價值(尤其是2.5D/3D)遠高於傳統封裝,隨著AI訓練與推論規模擴張,封裝佔晶片總成本比重持續走高,該趨勢難以逆轉。
“製程紅利”向“封裝紅利”遷移:代工微縮效益邊際遞減,先進封裝成為改善系統PPA(效能、功耗、面積)的主導路徑,相關產能成為戰略資源。
Chiplet標準化開啟生態機會:當chiplet間互連走向標準化(如UCIe),先進封裝從“特定客戶定製”轉向“標準化平台”,有望催生更多商業模式(如芯粒代工、封裝兼協同設計服務)。
週期性與結構性的並存:封裝行業本身仍受半導體週期影響;但先進封裝投資更多偏向結構件增長(滲透率提升),波動性低於傳統封裝。
關鍵風險:
- 技術迭代速度可能導致先發產能貶值(如從2.5D快速轉向3D混合鍵合)。
- 高階封裝產能過度集中於少數代工廠,供應鏈單點故障風險。
- 地緣政治對先進封裝裝置與材料的出口管制加碼風險。
- 3D堆疊熱工程挑戰若難以大規模經濟性解決,可能會延遲高階產品量產節奏。

常見誤讀糾偏(≥2)

“先進封裝就是3D堆疊”
- 事實:先進封裝是一個技術族譜,從倒裝、扇出、2.5D到3D堆疊,技術複雜度與成本跨度極大。很多移動處理器使用扇出型封裝,並非3D堆疊,卻是典型的先進封裝。混淆二者會導致誤判產業滲透路徑與相關環節。
“Chiplet就是3D封裝”
- 事實:Chiplet是一種設計理念與架構方法,可將大晶片拆分為小芯粒,再通過先進封裝(可能是2.5D,也可能是3D)進行整合,並不天然等於3D。AMD的EPYC處理器採用Chiplet架構,其物理整合方案早期採用有機封裝基板上的多晶片模組(MCM)整合,並非典型2.5D矽中介層路線。誤讀會錯把Chiplet的商業化節奏與3D堆疊的技術難度直接繫結。
“先進封裝讓傳統封測廠邊緣化”
- 事實:前沿的2.5D/3D確實由代工廠主導,但先進封裝體量中佔大頭的扇出型、SiP、倒裝等,專業封測廠話語權極強,且持續向更高密度演進。二者的關係是分工與競合,而非完全替代。

學習路徑

認知建立:消化Yole/TechInsight先進封裝年度報告概要,理解技術分類與市場地圖。
工藝深潛:重點學習TSV製造流程(深刻蝕→絕緣→阻擋/種子→電鍍→退火→減薄)、RDL實現路徑、混合鍵合物理機制,可參考裝置與材料廠商的技術白皮書。
設計視角:研讀UCIe規範或開放領域Chiplet設計案例,系統理解2.5D/3D互連架構、功耗傳輸網路設計、多物理場模擬基礎流程。
公司追蹤:研讀台積電技術研討會資料(CoWoS/SoIC演進)、英特爾封裝技術演講、日月光/長電科技投資者簡報中有關先進封裝擴產與良率的揭露。
交叉驗證:結合AI晶片(如NVIDIA H100/B200等)的公開板級拆解分析,還原封裝方案的實際物理結構,建立從規格表到技術實現之間的對映能力。

一句話總結

先進封裝用“封裝級的微縮與三維重構”接棒製程微縮,通過倒裝、矽中介層、TSV與混合鍵合等工藝手段,讓異構晶片在接近單晶片的尺度上協同工作,重塑了後摩爾時代的系統性能方程式。

延伸閱讀與來源

艾邦半導體網,《一文了解先進封裝結構及工藝》。ab-sm.com/a/58436
合明科技,《半導體先進封裝技術種類與應用詳解及合明科技半導體先進封裝清洗介紹》。unibright.com.cn/industry/1855.html
合明科技,《先進封裝技術種類與市場應用分析》。unibright.com.cn/industry/1731.html
艾邦半導體網,李揚,《先進封裝的設計和驗證》。ab-sm.com/a/20862
產業調研網,《2025年先進封裝行業現狀與發展前景》。cir.cn/2/01/XianJinFengZhuangHangYeXianZhuan.html
報告大廳,《2026年先進封裝行業分析報告》系列(專項調研/投資規劃/市場研究)。chinabgao.com/k/xianjinfengzhuang.html 等。
進一步建議閱讀:Yole Intelligence先進封裝年度報告、台積電技術研討會封裝部分、UCIe聯盟技術白皮書。

免責宣告： 本頁僅用於產業研究和技術學習，涉及公司、產能和市場趨勢的表述均需以公開揭露和可複核來源為準，不構成任何投資建議、交易建議或估值承諾。

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