Extended-Cube (X-Cube 鏈式封裝)

1. ⏱️ 3秒看懂

Extended-Cube 是 三星電子 提出的 3D 先進封裝技術品牌，官方名稱為 X-Cube。其本質是將 不同功能的小晶片（Chiplet） 如 AI 加速器、記憶體、I/O 介面垂直堆疊，利用 矽通孔（TSV） 和 混合鍵合（Hybrid Bonding） 實現晶片與晶片之間的亞微米級互連。這項工作讓原本“平鋪”的巨量電晶體可以像高樓一樣豎起來，從而在指甲蓋大小的面積上整合數倍計算資源，並大幅縮短資料傳輸距離，是當前突破摩爾定律放緩、滿足大型模型算力爆炸需求的核心封裝路徑之一。

2. ⏱️ 3分鐘產業解釋

大型模型訓練與推論需要的算力每 3–4 個月翻一番，但單晶片尺寸受限於光刻機的掩模尺寸極限（約 858 mm²），單純做大晶片的“平鋪”路線已走到成本與良率的懸崖邊。3D 封裝通過將邏輯晶片、高頻寬記憶體（HBM）等垂直互連，可以將多顆晶片的互連距離從傳統的數釐米級縮短到微米甚至亞微米級，使訊號延遲下降 70% 以上、互聯功耗降低 30%–50%（三星技術白皮書，2024 年；IMEC 2023 年會議資料）。

Extended-Cube 處於半導體產業鏈中游的“先進封裝與系統整合”環節。向上遊，它拉動 TSV 刻蝕、混合鍵合、臨時鍵合/解鍵合等高階裝置及材料；向下遊，它直接決定了 AI 伺服器、自動駕駛域控制器、高效能筆記本的算力密度與能效。沒有 3D 封裝，HBM 記憶體無法與 GPU/AI 加速器緊密耦合，輝達 Hopper/Blackwell 等架構的效能釋放將大打折扣。

主要應用場景包括：（1）高效能 AI 加速器，將計算芯粒與 HBM3/HBM3E 堆疊，實現類似存算一體的超高頻寬；（2）下一代 CPU/GPU，將計算單元、圖形單元、記憶體控制器等分層堆疊，如英特爾的酷睿 Ultra 處理器；（3）移動與邊緣 AI，在手機、AR 眼鏡等對 Z 向高度極其敏感的裝置中，垂直整合多顆功能晶片，實現低功耗推論。

3. 技術原理

Extended-Cube 的技術核心是 3D 異構整合，關鍵工藝步驟可分為四個模組：

1. 晶圓準備與超薄化：邏輯晶片和記憶體晶片在完成前道製造後，需通過背面研磨和化學機械拋光（CMP）將晶圓減薄至 10–50 μm。越薄的晶片越有利於縮短 TSV 長度、降低熱阻，但也對後續搬運和鍵合提出極高要求。目前三星公開資料顯示 X-Cube 使用的邏輯晶圓厚度可控制在 30 μm 以內（2023 三星代工論壇）。

2. 矽通孔（TSV）製造：在減薄前的晶圓上蝕刻直徑 3–10 μm、深寬比 10:1–20:1 的微孔，先後沉積絕緣層、阻擋層和銅種子層，再用電鍍填充銅，最終通過 CMP 露出銅柱。TSV 是垂直電氣連線的基礎，其密度、電阻和寄生電容直接影響整體效能。目前量產的 TSV 間距大約為 40–50 μm（用於 HBM 堆疊），而面向邏輯與邏輯堆疊的間距正快速向 10 μm 以下演進。

3. 混合鍵合（Hybrid Bonding）：這是 Extended-Cube 區別於傳統微凸塊（micro-bump）堆疊的 核心代際特徵。混合鍵合利用銅與銅直接熱壓鍵合、同時鍵合介質（如 SiO₂、SiCN）實現物理固定，不依賴焊料凸塊，使得互連間距壓縮至 1 μm 以下，實測甚至可達 0.4 μm（IMEC 2024, 三星 Foundry 2023 演示晶片）。這一間距意味著每平方毫米可佈置超過 100 萬個互連點，從而實現邏輯晶片間高頻寬、低延遲的資料傳輸，以及電源/訊號網路的三維重構。

4. 散熱與機械應力管理：垂直堆疊導致單位投影面積功耗密度急劇上升，可能超過 500 W/cm²（與高效能伺服器 CPU 相當甚至更高）。三星宣稱 X-Cube 已結合 微流體冷卻通道、高導熱介面材料 (TIM) 以及 TSV 陣列作為熱導路徑，在實驗室環境中實現穩定的熱管理（三星 2024 VLSI Symposium 論文）。此外，不同材料熱膨脹係數失配會引入應力，3D 封裝需通過模擬最佳化堆疊順序、設定應力緩衝層或使用填充底膠等手段保證長期可靠性。

4. 關鍵引數

以下引數基於三星公開技術白皮書、學術論文及行業對標資料整理，括號內為年份與口徑。

• 互連最小間距：
  • 混合鍵合模式：0.4–0.8 μm（三星 2023 演示晶片，IMEC 2024）。
  • 傳統微凸塊模式：約 20–40 μm（HBM3 量產水平，JEDEC 2022）。
• 堆疊層數：X-Cube 已展示 4 層邏輯晶片堆疊，規劃中的版本支援 6–8 層（三星 2024 年技術路線圖）。對比：台積電 SoIC 已為 AMD MI300 實現 9 層晶片堆疊（2023 年量產）。
• 單顆晶片減薄厚度：邏輯層約 30 μm，SRAM 層可薄至 15 μm（三星 2023 VLSI）。
• 互聯頻寬密度：混合鍵合可達到 1–10 TBps/mm² 級別，較微凸塊方案提升 10–50 倍（IMEC 2023, IEEE Trans. 2024 論文估計）。
• 能效提升：同等頻寬下，TSV+混合鍵合功耗較傳統 PCB 互連降低 30%–50%；較 2.5D 矽中介層方案再降低約 20%（三星技術白皮書 2024；美光 HBM 技術研討會 2024）。
• 熱阻：採用直接銅鍵合和薄晶片的堆疊結構，結到殼熱阻可低至 0.05–0.1 K/W·mm²，具體值取決於堆疊層數和冷卻方案（三星、IBM 聯合研究 2023）。
• 良率：公開資料未見三星公佈 X-Cube 整體良率數字。台積電在 2023 年 IEEE 演講中提到其 SoIC 早期量產良率已超過 90%，業界認為混合鍵合良率接近傳統封裝是規模化的關鍵門檻。

5. 技術路線

Extended-Cube 並非單一節點，而是一個演進平台。其路線圖可歸納為三個階段：

• 第一階段（已量產）：TSV + 微凸塊 3D 堆疊
  以三星 2021 年展示的 X-Cube 測試晶片為代表，利用 TSV 和微凸塊將 SRAM 堆疊在邏輯晶片上。典型應用於 HBM 堆疊（DRAM+邏輯緩衝）以及嵌入式 SRAM 堆疊。
• 第二階段（工程驗證至初期量產，2023–2025）：含混合鍵合的 X-Cube
  三星於 2023 年釋出混合鍵合版 X-Cube 演示晶片，實現邏輯與邏輯間的 0.5 μm 間距鍵合。2024 年代工論壇宣佈將於 2025 年將這一技術推向實際客戶，首先用於自家 Exynos AI 處理器及部分合作夥伴的 AI 加速器。
• 第三階段（2026+）：大規模邏輯堆疊 + 異構整合平台
  目標是將 CPU/GPU 計算芯粒、快取、記憶體控制器、光電子晶片等 6 層以上 混合鍵合在一個 3D 堆疊中。同時，三星旨在將 背面供電網路（BSPDN） 與 3D 堆疊結合，實現更優的電源完整性和訊號佈線，與台積電的 SoIC+ 和英特爾的 Foveros Direct 形成對標。

行業橫向對比：台積電 SoIC 已在 2023 年通過 AMD MI300 和某 FPGA 客戶進入大批次生產，其混合鍵合間距低至 0.5–0.8 μm；英特爾 Foveros Direct 則計劃 2025 年量產，間距也可能達到微米以下。三大巨頭的路線雖各有命名，但均走向 “亞微米間距混合鍵合 + 多芯粒異質整合”，競爭焦點集中在良率爬坡速度、熱管理方案以及設計生態（EDA 工具、Chiplet 介面標準）的建置。

6. 上游

Extended-Cube 所需的上游環節可細分為 裝置、材料與 EDA。

（1）關鍵裝置

• 混合鍵合裝置：實現晶圓對晶圓（W2W）或晶片對晶圓（C2W）的精密對準與熱壓鍵合，是目前擴產的最大瓶頸之一。主要供應商包括 奧地利 EV Group (EVG)、德國 SUSS MicroTec、日本東京電子 (TEL) 以及 荷蘭 ASM Pacific Technology。據 Yole Intelligence 2024 年報告，混合鍵合裝置市場 2023 年約為 3.2 億美元，預計到 2029 年將增長至 18 億美元，CAGR 約 33%。
• 深矽刻蝕（DRIE）與沉積裝置：TSV 製造依賴高深寬比矽刻蝕機和低應力介質沉積裝置，份額主要被 科林研發半導體 (Lam Research) 和 應用材料 (Applied Materials) 佔有，2023 年相關營收合計超過 12 億美元（來源：Yole 與公司財報）。
• 光刻與檢測：TSV 和混合鍵合層需要專用封測光刻機，ASML 的 NXT 系列以及佳能、尼康的封裝光刻機均有應用，但解析度要求遠低於前道製造。檢測方面，科磊 (KLA) 和 康特 (Camtek) 佔據主要市場份額。

（2）核心材料

• 高純度矽晶圓：12 英寸先進封裝用晶圓仍主要來自 信越化學 (Shin-Etsu) 和 SUMCO（2023 年市場份額合計超 50%）。
• 臨時鍵合/解鍵合材料、電鍍液、CMP 漿料：供應商包括 Brewer Science、杜邦 (DuPont)、富士膠片 (Fujifilm) 等。
• 熱介面材料：高導熱填充膠和金屬基 TIM 是 3D 堆疊散熱的必需品，漢高 (Henkel)、陶氏 (Dow) 及日立化成均有版面配置。

（3）EDA 與設計工具
3D 堆疊引入了複雜的多物理場耦合、訊號完整性和熱模擬需求。新思科技 (Synopsys) 的 3DIC Compiler 與 Cadence 的 Integrity 3D-IC 平台是兩大主流全流程設計平台，2023 年已有超過 20 款 3D 封裝測試晶片使用上述工具完成投片（Synopsys 使用者大會 2024）。此外，西門子 EDA (原 Mentor) 的 Calibre 3D-STACK 等工具負責物理驗證。

中國上游環節：在刻蝕、沉積裝置及混合鍵合裝置方面，中微公司、北方華創 具備一定 DRIE 和 CVD 技術儲備，但在混合鍵合領域“公開資料未見”國產裝置進入量產線。材料與 EDA 工具的國產化率同樣較低。

7. 下游

Extended-Cube 的終端需求主要由 AI/高效能運算（HPC） 場景驅動，同時向 移動、汽車和網路 領域滲透。

• AI 伺服器與資料中心：輝達 H100/H200/B200 等 GPU 通過台積電 CoWoS 與 HBM 堆疊，本質上就是 2.5D+3D 組合；而將計算芯粒本身再 3D 堆疊正在成為下一代 AI 晶片的核心架構。據 TrendForce 2024 年 6 月資料，2023 年 AI 伺服器出貨量約 118 萬臺，預計 2024 年增長至 167 萬臺，單臺伺服器中使用先進封裝晶片的價值量可達數千美元。
• HBM 記憶體：HBM3/3E 已採用 8/12 層 DRAM 堆疊加一個邏輯基底晶片，通過 TSV 互連，進一步整合邏輯層的 3D 封裝將是 HBM4 的預期路徑。根據 Yole Group 資料，HBM 市場 2023 年約 40 億美元，2025 年預計突破 100 億美元，直接拉動三維堆疊需求。
• 客戶端 CPU 與移動晶片：英特爾 Meteor Lake 通過 Foveros 將計算模組與 I/O 模組堆疊；三星 Galaxy 手機的部分 Exynos 晶片已採用 X-Cube 技術堆疊 SRAM。未來 ARM 架構 PC 和旗艦手機中，將計算和快取 3D 堆疊以實現更強能效。
• 自動駕駛域控制器：高算力 SoC 需同時處理影像、雷達和決策，對儲存頻寬和延遲要求嚴苛，3D 封裝可在一顆晶片內整合 ASIC、AI 核心和記憶體，降低系統尺寸和功耗。特斯拉、高通、地平線等公司已開始評估 3D 堆疊方案（2024 AutoSens 會議議題）。

下游系統整合商如 緯創、鴻海、超微電腦 等伺服器廠商，將在 2025 年後面臨更多基於 3D 封裝的異構計算模組，對系統散熱和板級設計提出新要求。

8. 受益公司

按產業鏈環節分類，以下公司或將在 Extended-Cube 技術普及中受益（僅客觀陳述業務關聯，不構成投資建議）：

封裝技術主導方

• 三星電子：具備從晶圓代工到 X-Cube 封裝的一體化能力，可將先進封裝作為晶圓代工服務的延伸，鎖定高效能運算客戶。2023 年其先進封裝相關營收估計約 30 億美元（僅封裝部門，不含代工捆綁，來源：Counterpoint Research 估計）。
• 台積電：SoIC 與 CoWoS 的結合使其在 AI 晶片封裝市場佔據絕對優勢，先進封裝對營收貢獻比例從 2021 年的 5% 升至 2023 年的約 8%（台積電年報，2023）。
• 英特爾：Foveros 跟隨其 IDM 2.0 戰略，既服務於自家產品，也對外提供 3D 封裝代工。2024 年新墨西哥州 Fab 9 投入運營，專門承接 Foveros 封裝訂單。

裝置與材料供應商

• EV Group、SUSS、東京電子：混合鍵合裝置主力，營收增速與 3D 封裝資本支出高度相關。
• 應用材料、科林研發半導體：TSV 刻蝕、沉積和電鍍裝置的傳統龍頭，受益於先進封裝產線擴張。
• 信越化學、SUMCO：高純矽片需求隨堆疊層數增加而攀升。

EDA 與 IP 廠商

• Synopsys、Cadence：3D 封裝設計工具使設計複雜度大大降低，其在先進封裝相關軟體營收有望保持 CAGR 20% 以上的增長。
• 芯原股份、Alphawave 等 Chiplet IP 公司：提供預驗證的芯粒介面和平台，降低下游設計門檻。

中國封測廠商

• 長電科技：XDFOI 平台可支援 2.5D/3D 封裝，已為部分 AI 晶片客戶提供 3D 堆疊工程樣品。
• 通富微電：與 AMD 深度繫結，承接部分 3D V-Cache 等先進封裝產品，2023 年先進封裝營收佔比約 35%（公司年報，2023）。

9. 市場規模

結合 Yole Intelligence、TrendForce 及各家財報的分析，從多個口徑描繪市場體量：

• 全球先進封裝市場：2023 年市場規模約 439 億美元，預計 2029 年將達 892 億美元，CAGR 約 12.5%（Yole Intelligence 2024 年 7 月報告）。其中 2.5D/3D 封裝是主要增量，複合增速高於 20%。
• 3D 堆疊/TDV（三維）封裝市場：Yole 單獨估算，2023 年約 26 億美元（包括記憶體堆疊和邏輯堆疊），預計 2029 年接近 100 億美元，驅動因素為 HBM、AI 加速器以及邏輯記憶體一體化堆疊。
• 混合鍵合裝置市場：2023 年約 3.2 億美元，2029 年接近 18 億美元（Yole Intelligence 2024）。
• 先進封裝佔整體封裝市場的比重：從 2022 年的 47% 上升至 2024 年估計的 50% 以上，到 2028 年可能超過 60%（中國半導體行業協會封裝分會 2024 年白皮書引述）。
• 台積電先進封裝營收：2023 年超過 60 億美元，佔其總營收約 8.7%；其中 3D SoIC 雖然佔比尚小，但 2024–2025 年多家大客戶匯入後營收有望實現數倍增長（台積電法人說明會，2024 年 Q1）。
• HBM 市場：2023 年約 40 億美元，2025 年預計突破 100 億美元（TrendForce 2024），其中 3D TSV 工藝產生的附加值超過 50%。

中國國內先進封裝市場 2023 年規模約 850 億元人民幣（中國半導體行業協會資料），需求主要來自 AI 加速器、伺服器 CPU 和基站晶片，但核心 3D 堆疊比例仍較低，公開資料未見詳細 3D 封裝細分統計。

10. 玩家對比

下表中對比了 Extended-Cube（三星）、SoIC（台積電）和 Foveros（英特爾）當前公開的關鍵資訊，資料截至 2024 年上半年：

對比維度	三星 X-Cube (Extended-Cube)	台積電 SoIC	英特爾 Foveros / Foveros Direct
技術型別	TSV+微凸塊 → 混合鍵合	無凸塊混合鍵合（SoIC）＋ CoWoS 組合	微凸塊（Foveros）→ 混合鍵合（Direct）
最小互連間距	≤0.5 μm（混合鍵合演示晶片）	0.5–0.8 μm（量產產品如 MI300）	36–50 μm（微凸塊）；Direct 目標 ≤1 μm
量產/匯入狀態	微凸塊版已量產（HBM)；混合鍵合版 2025 年量產	2022 年風險量產，2023 年大規模量產（MI300）	Foveros 2023 量產（Meteor Lake）；Direct 預計 2025 年
主攻應用	HBM、AI 加速器，與自有 Exynos 及代工客戶繫結	AI/GPU/FPGA、HBM，多客戶；外供封裝代工	自用 CPU/GPU，同時開展代工服務
關鍵客戶	三星自身、某北美 AI 客戶（傳聞）	AMD、輝達（傳聞），Broadcom、AWS	英特爾自身，以及部分 DARPA/國防客戶
供應鏈與控制力	高度垂直整合（代工+封裝）	同樣垂直整合，且與後端封測廠協同	IDM 2.0 模式，既有內部代工也開放外部
2023 年先進封裝營收	約 30 億美元（含 HBM 封裝，Counterpoint 估計）	約 60 億美元（年報）	公開資料未見（主要內部結算）
生態系統成熟度	UCIe 聯盟成員，力推三星記憶體+邏輯一體化	3D Fabric 聯盟，UCIe 成員，設計生態最完善	EMIB + Foveros，UCIe 成員

資料來源：各公司官網、技術論壇演講、Yole Intelligence、Counterpoint Research，2023–2024 年。

11. 風險

Extended-Cube 及其產業面臨多個層面的風險，需客觀審視：

技術與良率風險

• 混合鍵合對晶圓表面潔淨度、平整度和對準精度要求極高，任何亞微米級顆粒都會導致大面積鍵合失效。目前公開資料顯示，量產水平的混合鍵合良率雖已接近 90%，但要達到 99.9% 以上才能實現經濟性，仍存在爬坡瓶頸。
• 散熱瓶頸：3D 堆疊加劇熱積聚，而微流體冷卻等方案尚未在消費級產品上完全驗證，長期高負載執行的可靠性資料有限（如 10 年壽命要求）。

成本與商業化風險

• 據 TechInsights 2024 年估算，採用混合鍵合的 3D 封裝成本（含測試與篩選）在早期可能佔晶片總成本的 40%–60%，即使量產後也仍將保持 20%–30% 以上。只有極高 ASP 的 AI 和資料中心產品能承受，消費級拓展緩慢。
• 若 AI 算力需求增速放緩或出現新的算力架構（如光學計算、量子計算），大規模投資可能面臨回收週期拉長。

標準化與生態割據

• 三大巨頭的 3D 封裝彼此不相容，即使同屬 UCIe 聯盟，不同廠商的物理連線層（Pocket-level）和鍵合間距、協議仍有差異。“技術割據”可能導致客戶被鎖定在單一平台，增加了下游系統廠商的供應鏈風險和成本。

地緣政治與出口管制

• 混合鍵合裝置、高深寬比刻蝕機等屬於先進半導體裝置，受美國、日本、荷蘭出口管制條例的約束，對中國等特定市場的供給可能受限，從而影響中國企業的技術獲取和產能建設（BIS 2023 年 10 月新規明確限制若干“先進封裝裝置”）。
• IP 風險：核心專利集中於三星、台積電、英特爾以及裝置商，後發企業若進入 3D 堆疊市場，面臨較高的專利訴訟風險和授權成本。

12. 誤讀糾偏

在產業與投資討論中，有若干關於 Extended-Cube/3D 封裝的常見誤解，需要澄清：

• “X-Cube 就是 3D 封裝，所有晶片都可以堆疊”
  並非所有晶片都適合 3D 堆疊。其功耗密度、熱管理要求和成本決定了：僅有對頻寬和體積極為敏感的高效能運算、AI 和部分移動 SoC 才可能採用。對成本敏感的 MCU、模擬晶片等基本不會使用。

• “3D 封裝就是 Chiplet”
  Chiplet（小晶片）是一種設計架構理念，即把大晶片拆分成多個小芯粒，通過先進封裝組合。而 3D 封裝是實現 Chiplet 的手段之一，還包括 2.5D 矽中介層、扇出型封裝等。Extended-Cube 等 3D 封裝主要解決垂直整合，而 Chiplet 的核心在於拆解和複用。兩者有交集，但不等同。

• “X-Cube 已經完全取代傳統封裝”
  X-Cube 是先進封裝的一個子集，適用於金字塔尖的效能場景。目前全球封測市場中，傳統打線、倒裝晶片封裝仍佔約 50% 的份額（Yole 2024），且還將長期存在。3D 封裝並不會完全取代傳統封裝，而是與其形成梯次搭配。

• “只有三星有 X-Cube，台積電和英特爾沒有類似技術”
  X-Cube 是三星的品牌名稱，並不代表技術獨佔。台積電的 SoIC 和英特爾的 Foveros 同樣提供 3D 堆疊能力，且在混合鍵合方面各有迭代。三者共同推動了 3D 封裝技術，但路線和生態不同。

• “國產先進封裝已經追上國際水平”
  國內封測龍頭在 2.5D 和多晶片異質整合方面確有建樹，如長電科技 XDFOI，但針對 亞微米銅混合鍵合的 3D 堆疊，國產化尚處早期研發和小批次試製階段，與三星、台積電 2025 年量產的差距約有 2–3 年（中國半導體行業協會封裝分會 2024 年報告隱晦揭露），尤其是在裝置、核心材料和關鍵 IP 方面仍需突破。

13. 最新事件

以下選取截至 2024 年底至 2025 年初的重要動態，表明 Extended-Cube 及相關 3D 封裝正處於產業化加速視窗期：

• 三星 X-Cube 混合鍵合進入量產前夜（2024 年 6 月）
  三星代工論壇 2024 上，三星宣佈與多家合作伙伴完成混合鍵合版 X-Cube 的矽驗證，計劃於 2025 年上半年 開始接收客戶試產訂單，第一批次產晶片將用於三星自家 AI 加速器和某北美客戶的下一代 AI 訓練晶片。同時，三星宣佈在韓國天安建設新的 3D 封裝專線，月產能初期約 5,000 片（晶圓），可擴充套件至 20,000 片。

• 台積電 SoIC 產能翻倍，吞下 AI 大單（2024 年 7 月）
  台積電在 2024 Q2 法說會上透露，SoIC 產能 2023 年到 2024 年將增長超過 100%，2025 年再倍增。AMD MI300 系列的 3D 堆疊由 SoIC 負責，且據產業鏈訊息，輝達下一代 GPU（代號 Rubin）有極高機率匯入 SoIC 實現邏輯與快取 3D 堆疊。

• 英特爾 Foveros Direct 獲國防客戶（2024 年 9 月）
  英特爾宣佈與美國國防部達成協議，利用 Foveros Direct 混合鍵合技術開發用於軍事 AI 和訊號處理的三維整合晶片，顯示該技術的戰略重要性。

• 中國先進封裝政策加碼（2024 年全年）
  中國國家大基金三期明確將先進封裝列為重點投資方向之一，多地方啟動“三維異質整合”技術攻關專案。長電科技 2024 年半年報揭露其 XDFOI 平台已向多家客戶提供 3D 堆疊樣品，但尚未公佈量產時間表。

• UCIe 1.1 規範釋出（2023 年底，持續影響 2024 年）
  通用 Chiplet 互連標準 UCIe 1.1 補充了針對 3D 堆疊的物理層規範，為不同公司芯粒的垂直互連提供標準化基礎，有助於打破封裝生態壁壘。

14. 追蹤指標

要持續觀察 Extended-Cube 及 3D 封裝產業的演進，建議關注下列先導指標（僅為技術/產業進展觀察架構，不含任何交易建議）：

1. 晶圓代工巨頭的先進封裝資本支出：三星、台積電、英特爾每季度的先進封裝 Capex 及營收貢獻佔比，特別是 3D 封裝專屬產能規劃。
2. 混合鍵合裝置出貨量/訂單：關注 EVG、SUSS 和 ASMPT 的季度業績及在手訂單，反映產線擴建速度。
3. 堆疊層數與互連間距釋出：各代工廠在 ISSCC、VLSI、ECTC 等會議上揭露的 3D 堆疊解析度、層數和良率提升資料，是判斷技術成熟度的核心指標。
4. 採用 3D 封裝的晶片型號數量：AMD、輝達、亞馬遜等是否將 3D 堆疊作為更多晶片的選項，或三星自家 Exynos 的迭代情況。
5. HBM 滲透率與 TSV 需求量：HBM3/3E/4 的出貨量、DRAM 堆疊層數變化，可反映 TSV 工藝的規模化程度和成本下降斜率。
6. Chiplet 設計專案數：Synopsys、Cadence 公佈的 3D 設計開工專案增長，以及 UCIe 相容的芯粒數量，體現生態拓展。
7. 政策與出口管制更新：美國 BIS、荷蘭、日本對先進封裝裝置和材料的管制清單修訂，以及中國國產裝置的驗證進度。
8. 散熱和可靠性公開報告：學術界和產業界關於 3D 堆疊在高溫迴圈、功率迴圈下的壽命資料，將影響長期應用信心。

15. 信源

本概念頁編寫中參考的主要公開資料與資料來源如下（截至 2024 年中至 2025 年初）：

• 三星電子：三星半導體官網 X-Cube 技術頁面；2023/2024 年三星代工論壇（Samsung Foundry Forum）演講資料；三星 2024 V