CoWoS-R
CoWoS with Redistribution Layer Interposer — 台積電先進封裝家族中面向”成本-面積”平衡的主力方案
1. 3 秒看懂
| 維度 | 一句話 |
|---|---|
| 是什麼 | 台積電 CoWoS 封裝平台的一個變體，用 有機 RDL 重佈線層（而非矽中介層）作為 die 間的互連橋樑 |
| 核心賣點 | 相較 CoWoS-S 省去大面積矽中介層 + TSV 工藝環節，封裝成本顯著降低，同時可支援 更大封裝面積 |
| 典型場景 | AI/GPU die + HBM 共封裝，尤其適用於互連密度要求略低於 CoWoS-S 但面積/成本敏感的產品 |
2. 3 分鐘產業解釋
為什麼需要 CoWoS-R？
先進封裝的核心矛盾是：“互連密度”和”成本/面積”很難兩全。
- CoWoS-S（S = Silicon）使用一整片矽中介層（silicon interposer），上面刻滿 TSV（矽通孔）和精細銅互連，能提供極高 I/O 密度。但矽中介層面積越大，晶圓利用率越低、成本越驚人。當封裝尺寸突破約 ~2,500 mm² 時，矽中介層的成本和製造難度急劇上升。
- CoWoS-L（L = Local Silicon Interconnect）採用”小矽片嵌入有機基板”的混合思路：用 RDL 大面積有機層承載整體路由，僅在 die 間高密度互連區域嵌入區域性矽橋（LSI chiplet），兼顧密度與面積。
- CoWoS-R（R = RDL）則更為徹底——完全用有機 RDL 層取代矽中介層，徹底拋棄大面積矽基板，從而在封裝成本和可製造性上獲得最大優勢。
【三種 CoWoS 變體的簡化結構對比（側視示意）】
CoWoS-S:
┌─────┐ ┌─────┐ ┌─────┐
│Die 1│ │HBM#1│ │HBM#2│ ← 晶片層
└──┬──┘ └──┬──┘ └──┬──┘
│ │ │
════════════════════════════ ← 矽中介層 (Silicon Interposer, 含 TSV)
↕ TSV
─────────────────────────── ← 封裝基板 (Organic Substrate)
CoWoS-R:
┌─────┐ ┌─────┐ ┌─────┐
│Die 1│ │HBM#1│ │HBM#2│ ← 晶片層
└──┬──┘ └──┬──┘ └──┬──┘
│ │ │
════════════════════════════ ← RDL 有機重佈線層 (無大面積矽基板)
↕
─────────────────────────── ← 封裝基板 (Organic Substrate)
CoWoS-L:
┌─────┐ ┌─────┐ ┌─────┐
│Die 1│ │HBM#1│ │HBM#2│
└──┬──┘ └──┬──┘ └──┬──┘
│ [LSI] │ │ ← 區域性矽橋 (僅 die 間高密度區)
════════════════════════════ ← RDL 大面積有機層
↕
─────────────────────────── ← 封裝基板產業鏈位置： CoWoS-R 處於”晶圓製造”與”PCB/系統組裝”之間的先進封裝環節，由台積電（TSMC）在自家封裝廠（如竹南 AP 廠）完成。其上游涉及封裝基板供應商、有機 RDL 製造材料（光刻膠、電鍍液等）、HBM 顆粒（SK 海力士/三星/美光）；下游是 AI 訓練/推論加速卡、HPC 伺服器等終端。
3. 15 分鐘專家深入
3.1 定位：成本敏感型大面積封裝
CoWoS 系列內部存在明確的**“密度-成本-面積”權衡光譜**：
| CoWoS-S | CoWoS-L | CoWoS-R | |
|---|---|---|---|
| 中介層材料 | 矽（全面積） | 有機 RDL + 區域性矽橋（LSI） | 純有機 RDL |
| 最高互連密度 | ★★★★★ | ★★★★☆ | ★★★☆☆ |
| 可支援封裝面積 | 受矽晶圓尺寸限制（約 ~2,500 mm² 量級已接近極限 [行業估算]） | 可大幅擴充套件 | 可大幅擴充套件 |
| 封裝成本 | 最高 | 中等 | 最低 |
| TSV 工藝 | 大面積矽中介層含 TSV | 僅區域性 LSI 含 TSV | 中介層無 TSV，但 HBM dies 內部包含 TSV 用於堆疊互連 |
⚠️ 注意： 以上密度評等為相對定性排序。CoWoS-R 的 RDL 層實際走線密度（line/space）受有機材料光刻能力限制，通常低於矽中介層上的銅互連。具體 L/S 數值台積電未充分公開揭露，本文不編造具體數字。
3.2 RDL 互連層的技術本質
所謂 “RDL Interposer”，其製造思路借鑑了 Fan-Out Wafer-Level Packaging（FOWLP） 工藝：
- 載體晶圓準備： 使用玻璃或矽載體作為臨時支撐。
- RDL 層建置： 在載體上通過多層光刻+電鍍+介電層沉積，逐層建置銅重佈線網路。RDL 層數可按需增加（典型範圍公開資料有限，行業估算在 2~6 層不等）。
- die 貼裝： 將已知好晶片（KGD, Known Good Die）——如 GPU die、HBM 堆疊——通過微凸塊（microbump）貼裝到 RDL 層上。
- 成型與載體去除： 進行 molding（塑封成型），隨後去除臨時載體。
- 與封裝基板連線： RDL interposer 底部通過 C4 bump 或類似連線方式焊接到有機封裝基板上，最終基板再通過 BGA 連線到 PCB。
關鍵差異在於：不需要像 CoWoS-S 那樣先製造一整片含 TSV 的矽中介層晶圓，這省去了 TSV 刻蝕、填充、CMP 等昂貴工序，也避免了大面積矽中介層的良率損耗。
3.3 為什麼 HBM 仍能配合 CoWoS-R？
HBM 堆疊（如 HBM3/HBM3E）與 GPU die 之間的互連，核心要求是：
- 高頻寬： 通過寬位寬（1024-bit 資料匯流排等）+ 高頻率實現。
- 相對較短的走線距離： 共封裝（2.5D）本身就是為了讓 die 間走線極短。
CoWoS-R 的 RDL 層雖然線間距比矽中介層粗，但對於 HBM 介面的佈線需求（線寬/間距在微米級 [定性]）而言，有機 RDL 層有能力滿足——前提是 RDL 層數足夠、佈線面積足夠。這也是 CoWoS-R 的核心設計取捨：用面積換密度，即允許封裝做得更大，以補償單層 RDL 走線密度不足的問題。
3.4 良率與可製造性優勢
- 矽中介層本身就是一個”隱性良率殺手”：面積越大、TSV 越多，中缺陷機率越高。一旦中介層有缺陷，整顆昂貴的封裝報廢。
- RDL 層的缺陷密度在成熟工藝下相對可控（有機材料的光刻/電鍍工藝成熟度較高），且即使 RDL 出現區域性缺陷，重做成本遠低於矽中介層。
4. 技術原理（深入機制層）
4.1 RDL 層的電氣特性
【RDL 單層截面示意】
╔══════════════════════════════════════╗
║ 介電層 (Dielectric) ║ ← PI/PBO 或聚合物介電材料
║ ┌──┐ ┌──────────┐ ┌──┐ ║
║ │Cu│ ────── │ Cu Trace │── │Cu│ ║ ← 銅佈線層
║ └──┘ └──────────┘ └──┘ ║
║ Via Ground/Power ║
║ (下層連線) Plane ║
╚══════════════════════════════════════╝RDL 層的關鍵電氣引數包括：
- 線寬/線距 (L/S)： 決定佈線密度。有機 RDL 層的 L/S 典型值遠大於矽中介層（矽中介層可做到 sub-μm 級，有機 RDL 層通常在低個位數 μm 級 [定性]，具體取決於台積電 RDL 工藝代次）。
- 通孔 (Via) 直徑與間距： 決定層間連線密度。
- 介電常數 (Dk) 與損耗 (Df)： 影響高速訊號完整性。有機介電材料的 Df 通常高於 SiO₂，Dk 則取決於具體材料（常見有機介電材料 Dk 約 3.2–3.7，可能低於 SiO₂ 的 ~3.9），這需要根據具體材料體系評估對高速訊號的綜合影響，對當前代際 HBM 資料速率仍可控 [定性]。
4.2 熱管理考量
CoWoS-R 與 CoWoS-S 的熱管理路徑類似——熱量從 die 表面通過 TIM（熱介面材料）傳至散熱蓋（lid）。但由於 RDL 有機層的熱導率遠低於矽（矽 ~150 W/m·K，有機層 ~0.2–0.5 W/m·K [材料通用數量級]），RDL 層本身不利於縱向熱傳導。
實際影響：在高功耗 AI 晶片（如 300W+ TDP 級別）場景下，熱量從 die 底部向下穿透 RDL 層到達基板的效率低於 CoWoS-S。因此 CoWoS-R 封裝設計需要更依賴 頂部散熱（即 die 表面通過高導熱 TIM 直接向散熱器排熱），或在功耗較低的應用中優勢更大。
4.3 訊號完整性
RDL 層作為 die 間互連通道，其訊號完整性受到以下因素制約：
- 串擾 (Crosstalk)： L/S 越大，相鄰走線間距越大，串擾反而可能優於矽中介層 [定性]。
- 阻抗控制： 有機 RDL 層的介電層厚度控制精度不如矽中介層，阻抗一致性需通過設計補償。
- 傳輸損耗： 高頻訊號在有機介電中的損耗高於矽基介電，但當前 HBM 介面頻率下的影響有限 [定性]。
5. 技術演進史
| 時間節點 | 事件 | 意義 |
|---|---|---|
| ~2012–2016 | CoWoS-S 首發並量產，用於 Xilinx Virtex-7 FPGA 等產品 | 確立 2.5D 矽中介層封裝範式 |
| ~2016–2019 | CoWoS-S 因 AI/HPC 需求放量，但大面積矽中介層產能與成本矛盾凸顯 | 催生低成本替代方案的開發 |
| ~2019–2021 | 台積電推出 CoWoS-R 與 CoWoS-L 產品線 | 正式形成 CoWoS 家族三條技術路線 |
| ~2022–2023 | AI 大型模型爆發，CoWoS 產能整體緊缺；CoWoS-R 被視為緩解產能瓶頸的重要抓手 | 有機 RDL 產能建設相對矽中介層更易擴充套件 [行業共識] |
| ~2024+ | CoWoS-R/L 持續迭代，封裝面積支援能力提升 | 向更大 die、更多 HBM 堆疊方向演進 |
⚠️ 上述時間節點為基於公開報道與行業訪談的定性梳理，具體產品匯入時間可能因客戶保密而未公開揭露。
6. 技術路線對比（量化/定性）
| 維度 | CoWoS-S | CoWoS-L | CoWoS-R | 說明 |
|---|---|---|---|---|
| 中介層材料 | 全面積矽 | 有機 RDL + 區域性矽橋 | 純有機 RDL | |
| 中介層 TSV | 有（大面積） | 僅 LSI 內有 | 無 | die 本身的 TSV 與中介層無關 |
| 最高互連線密度 | ★★★★★ | ★★★★☆ | ★★★☆☆ | 定性排序；CoWoS-L 的 LSI 區域密度等同 CoWoS-S |
| 最大封裝面積 | 受限（~2,500 mm² 量級 [行業估算]） | 顯著更大 | 顯著更大 | 有機 RDL 層可做更大面積 |
| 封裝成本（相對） | 最高 | 中 | 最低 | 矽中介層成本佔比大 |
| 熱導率（中介層縱向） | 高（Si ~150 W/m·K） | 中等（混合） | 低（有機 <1 W/m·K） | 影響底部散熱路徑 |
| 適用功耗範圍 | 高（300W+） | 中–高 | 中低–中 | 功耗越高越傾向 CoWoS-S 或 CoWoS-L |
| 產能擴充套件性 | 受限（矽中介層 TSV 產能） | 中等 | 較好 | 有機 RDL 產能建設週期/投資低於矽 |
| 訊號完整性 | 優秀 | 良好 | 良好 | 需具體設計驗證 |
| 量產成熟度 | 最成熟 | 逐步成熟 | 逐步成熟 | CoWoS-S 有 10+ 年量產歷史 |
7. 上下游產業鏈
7.1 上游
| 環節 | 關鍵玩家/產品 | 備註 |
|---|---|---|
| 有機 RDL 材料（光刻膠、電鍍液、介電材料） | 東京應化、JSR、味之素等 | 半導體封裝材料供應鏈 |
| 封裝基板（Organic Substrate） | 欣興電子、揖斐電（Ibiden）、新光電氣（Shinko）、三星電機 | 高層數 ABF 基板供不應求 |
| HBM 儲存器 | SK 海力士、三星、美光 | HBM3/HBM3E 為核心 |
| 載體晶圓（Carrier Wafer） | 玻璃或矽片供應商 | 臨時鍵合/去鍵合工藝 |
| 封裝裝置 | TEL、Disco、ASM Pacific 等 | 貼片、成型、光刻等裝置 |
7.2 中游
| 環節 | 關鍵玩家 | 備註 |
|---|---|---|
| 先進封裝代工 | 台積電（TSMC） — CoWoS-R 的唯一量產方 | 日月光（ASE）、安靠（Amkor）有類似 FOWLP 能力但非 CoWoS 品牌 |
7.3 下游
| 環節 | 典型客戶/應用 | 備註 |
|---|---|---|
| AI 加速器 | NVIDIA、AMD、Google TPU 等 | 2.5D 封裝是當前 AI 晶片的標配 |
| HPC / 資料中心 | 各大雲端廠商 | |
| 網路交換晶片 | 博通等 | 高階交換晶片也有共封裝需求 |
8. 關鍵指標
| 指標 | CoWoS-R 關注點 | 備註 |
|---|---|---|
| 封裝面積 | 可支援的 max reticle size 倍數（>1.5x 甚至 2x 標準光罩 [定性]） | 具體數值台積電未充分公開 |
| RDL L/S | 最細線寬/線距能力 | 台積電未充分揭露具體數字，行業估算在 ~2/2 μm 量級 [估算]，具體取決於工藝代次 |
| RDL 層數 | 越多可支援越複雜的互連拓撲 | 台積電未充分揭露 |
| 微凸塊間距 (μ-bump pitch) | die 與 RDL 層之間的連線密度 | 與 CoWoS-S 共享類似微凸塊技術，具體 pitch 台積電按代次迭代 |
| 最大 HBM 數量 | 與封裝面積和佈線能力相關 | 取決於具體產品設計 |
| 熱阻 (Rth) | RDL 層縱向熱阻高於矽中介層 | 需通過封裝設計和 TIM 最佳化彌補 |
| 良率 | 有機 RDL 層缺陷密度 | 核心競爭力之一，具體資料為台積電商業機密 |
9. 供需與市場資料
9.1 供需格局
- 需求側： AI 大型模型訓練/推論對 2.5D 封裝的需求呈指數級增長。2023–2024 年臺積電 CoWoS 產能全線緊缺成為行業瓶頸之一。
- 供給側： 台積電持續擴產 CoWoS 產能（包括竹南、龍潭等地的封裝廠擴建 [公開報道]）。CoWoS-R 的有機 RDL 產線相比 CoWoS-S 的矽中介層產線，裝置投資和產能爬坡週期可能相對友好 [行業共識/定性判斷]，這使其成為緩解整體 CoWoS 產能瓶頸的重要策略。
9.2 市場規模
- 全球先進封裝市場規模（含 2.5D/3D、FOWLP 等）預計 2025 年達數百億美元級別 [行業報告綜合口徑]。
- 台積電先進封裝業務營收在 2023–2024 年高速增長，CoWoS 貢獻了其中重要份額。
- CoWoS-R 在整體 CoWoS 營收中的具體佔比未單獨揭露 [未充分揭露]。
⚠️ 由於搜尋失敗，無法提供最新具體數字。上述為基於行業報告的一般性描述。
10. 代表公司與資本對映
| 公司 | 與 CoWoS-R 的關聯 | 角色 |
|---|---|---|
| 台積電 (TSMC / 2330.TW) | CoWoS-R 的設計方與唯一量產方 | 核心 |
| 欣興電子 (Unimicron / 3037.TW) | 封裝基板主要供應商 | 上游受益 |
| 揖斐電 (Ibiden / 4062.JP) | 封裝基板主要供應商 | 上游受益 |
| SK 海力士 (000660.KS) | HBM 主要供應商，CoWoS-R 最終需整合 HBM | 上游 |
| 三星電子 (005930.KS) | HBM 供應商 + 自有先進封裝能力（I-Cube 等競爭路線） | 競爭/上游 |
| NVIDIA (NVDA) | CoWoS 主要客戶之一 | 下游需求驅動 |
| AMD (AMD) | CoWoS 主要客戶之一 | 下游需求驅動 |
| 日月光 (ASE / 3711.TW) | 擁有類似 FOWLP/FOCoS 能力的 OSAT 廠 | 競爭/互補 |
11. 產業觀察
11.1 需求與供給因素
- AI 算力需求提升 → 2.5D 封裝重要性上升： 無論 CoWoS-S/L/R，先進封裝需求與高頻寬互連、HBM 整合和大尺寸封裝方案相關。CoWoS-R 作為成本較低的 CoWoS 變體，適用於部分中低端 AI 晶片或面積敏感型應用的匯入評估。
- 產能瓶頸緩解抓手： CoWoS-R 的有機 RDL 產線更容易擴充套件產能（無需大面積矽晶圓 TSV 工藝），台積電有動力推動客戶向 CoWoS-R/L 遷移以緩解 CoWoS-S 產能緊張。
- 封裝面積天花板突破： 隨著 AI 晶片 die 面積和 HBM 數量不斷增加，CoWoS-S 的矽中介層面積上限成為瓶頸，CoWoS-R/L 的大面積支援能力具有結構性優勢。
11.2 風險點
- 互連密度不足限制高階應用匯入： 如果下一代 HBM（如 HBM4 等）對 die 間互連密度提出更高要求，CoWoS-R 可能無法滿足，高階市場仍將由 CoWoS-S/CoWoS-L 主導。
- 熱管理挑戰： 高功耗 AI 晶片（500W+ TDP）可能不適合 CoWoS-R。
- 台積電產能分配優先順序： 台積電可能優先保障 CoWoS-S 產能給高階客戶（如 NVIDIA 旗艦 GPU），CoWoS-R 的實際放量節奏存在不確定性。
12. 常見誤讀糾偏
誤讀 1：“CoWoS-R 完全不需要矽”
糾偏： CoWoS-R 的”無矽”僅指 中介層（interposer） 不使用矽基板。封裝的 die 本身（如 GPU die）仍由矽製成，die 上也可能有 TSV 用於連線正面和背面。只是取代了 CoWoS-S 中那片大面積的矽中介層。稱其為”無矽中介層（silicon-less interposer）“更準確。
誤讀 2：“CoWoS-R 是 CoWoS-S 的簡單替代/升級”
糾偏： 兩者不是簡單的”新版/舊版”關係，而是不同權衡取捨下的平行方案。CoWoS-S 仍具備互連密度和熱傳導的結構性優勢。在高階 AI 晶片（如 NVIDIA 旗艦 GPU 級別）中，CoWoS-S 或 CoWoS-L 很可能仍為首選。CoWoS-R 更適合面積優先、成本敏感、功耗相對較低的場景。選擇哪條路線取決於具體產品需求，不存在”全面替代”。
誤讀 3：“CoWoS-R 的良率一定比 CoWoS-S 高”
糾偏： 雖然 RDL 層避免了矽中介層的 TSV 相關缺陷，但有機 RDL 的大面積精細光刻同樣有良率挑戰（翹曲、對準精度等）。最終封裝良率取決於多種因素的綜合，不能簡單斷言”一定更高”。但從 成本/良率敏感度 角度看，RDL 層的製造成本遠低於矽中介層，即使良率相近，每顆好晶片的封裝成本也更低，這是其核心經濟學優勢。
誤讀 4：“HBM 不需要高密度互連就能工作”
糾偏： HBM 介面雖然頻率不算極高（相對 GDDR），但其 1024-bit 級寬位寬要求 die 間有 足夠數量 的互連走線。CoWoS-R 並非不需要密度——而是通過 更大的佈線面積 和 足夠的 RDL 層數 來彌補單層有機 RDL 走線密度低於矽中介層的不足。這是一個面積換密度的工程選擇，而非”對密度沒要求”。
13. 學習路徑
入門階段
- 理解 2.5D/3D 封裝基本概念：搜尋”2.5D packaging basics”
- 閱讀台積電官方封裝技術頁面（TSMC 3DFabric / Advanced Packaging）
- 瞭解 CoWoS-S 的基本結構（矽中介層 + TSV + μ-bump）
進階階段
- 對比學習 CoWoS-S / CoWoS-L / CoWoS-R 三條技術路線的差異
- 閱讀 Yole Intelligence / TechInsights 等機構的先進封裝報告（需付費）
- 關注 TSMC 季度法說會中關於 CoWoS 產能的管理層口徑
專家階段
- 研讀 IEEE ECTC / ECTC 等封裝領域頂會論文（搜尋 “RDL interposer CoWoS”）
- 追蹤 HBM 代際演進（HBM3 → HBM3E → HBM4）對封裝互連需求的影響
- 關注競爭路線：Samsung I-Cube、Intel EMIB/Co-EMIB、AMD 的 3D V-Cache 等
14. 一句話總結
CoWoS-R 用有機 RDL 層取代矽中介層，以面積換密度、以工藝簡化換成本降低，是台積電先進封裝家族中面向成本敏感型大面積 AI/HPC 晶片的關鍵拼圖。
15. 延伸閱讀與來源
| 來源 | 說明 |
|---|---|
| TSMC 官方技術頁面 — “3DFabric” | 台積電對 CoWoS 系列的官方介紹 |
| TSMC 季度法說會 (Earnings Call) | 管理層關於 CoWoS 產能擴產的定性口徑 |
| Yole Intelligence — “Status of the Advanced Packaging Industry” | 行業級先進封裝市場報告 |
| IEEE ECTC 會議論文 | 學術/工程層面的 RDL interposer 技術細節 |
| TechInsights 封裝拆解報告 | CoWoS 產品的實際結構驗證 |
宣告： 本文撰寫時檢索失敗（HTTP 403），所有技術細節基於公開知識與行業共識梳理，未引用最新檢索資料。具體技術規格（如 RDL L/S、層數、最大封裝面積等）以台積電官方最新揭露為準，本文標註 [定性]、[行業估算]、[未充分揭露] 處均表示缺少第一手資料佐證。