晶片堆疊（Chip Stacking / Die Stacking）

1 一句話看懂（3秒速覽）

晶片堆疊（Die/ Chip Stacking）是越過單個晶粒的物理面積與光罩尺寸極限，將兩片及以上裸晶片沿垂直方向鍵合互聯的技術體系。通過微米乃至亞微米級間距的導電通道將多層晶片融合為一體，在封裝或晶圓層級實現電晶體密度倍增、互連延遲與功耗成數量級下降的“三維積體電路”。該技術已成為突破“記憶體牆”、延續算力增長的核心路徑，廣泛應用於HBM記憶體、CPU/GPU 3D V-Cache、AI訓練晶片、移動SoC及異構Chiplet系統。

2 三分鐘產業解釋

當半導體工藝逼近原子尺度（例如台積電N2節點），傳統平面微縮的回報率急劇遞減：SRAM面積微縮基本停滯，全域性互連的RC延遲與功耗佔晶片總功耗的比例超過30%。與此同時，大語言模型（LLM）的訓練對記憶體頻寬的需求每代翻倍。晶片堆疊從高階小眾走向產業共識，試圖用“向上生長”的三維整合替代純粹的光刻微縮。

產業已形成清晰分層：前端三維整合（如混合鍵合Hybrid Bonding，間距<1µm，在晶圓廠完成）追求互連密度極限，面向邏輯堆疊、快取融合；後端三維封裝（如微凸塊μBump + TSV，間距30–50µm，在OSAT封裝廠完成）偏重成本與快速量產，主導HBM記憶體堆疊。兩者共同構成台積電“3DFabric”、英特爾“Foveros Direct”、三星“X-Cube”等平台的基石，將競爭焦點從單晶片效能拉昇至系統級整合能力，並倒逼EDA、材料、測試與熱管理的全產業鏈變革。

3 技術原理：垂直互連如何重構能效

傳統二維晶片間通訊須經過片上末級快取、PHY、C4凸點、封裝基板、PCB走線再進入另一晶片的對稱路徑，單位元能量消耗通常達5–10 pJ。晶片堆疊則以“面貼合”思路建置超高密度垂直互連矩陣：當兩張晶片通過間距小於1µm的銅-銅混合鍵合直接貼合，垂直距離從毫米級驟縮至數微米，寄生電容降低一至兩個數量級，單位元能耗可降至0.02–0.1 pJ，頻寬密度超過每平方毫米數TB/s。

這一能效躍遷是物理性質的改變。訊號完整性方面，短互連減少了反射、插入損耗與串擾，使片間通訊可支援高達224 Gbps SerDes訊號速率。該結構把儲存與邏輯的距離拉近至“近存/存內計算”級別，允許處理器以片內快取的功耗與延遲，訪問3D堆疊的外部容量。正因為這一物理基礎，像3D V-Cache才能將命中延遲壓至4納秒以內，且為Chiplet架構下的大規模資料交換提供可工程化的路徑。

4 關鍵引數與指標體系

評估晶片堆疊方案需從互連密度、電氣能效、熱力與良率等維度建立引數架構。

指標	典型值/範圍	意義與權衡
層間互連間距	混合鍵合：<1µm–10µm；微凸塊：30–55µm	間距決定互連密度，直接影響頻寬密度與寄生；間距越小對平整度、清潔度要求越高
單位頻寬能效	0.02–0.5 pJ/bit（取決於鍵合型別）	是記憶體牆突破的核心標尺，反映資料移動所耗能量
TSV深寬比	10:1–20:1	影響垂直導電通道密度與晶圓減薄後的機械強度
堆疊層數	HBM：8–12層DRAM；3D NAND：>300層有源層	層數直接推高容量，但對熱電管理與良率呈指數級挑戰
良率模型	單層良率95%時，8層整體良率≈66%（k=0.95⁸）	決定經濟可行性，KGD篩選與內建冗餘修復為關鍵補償手段
結溫增量	堆疊後熱點結溫可升高10–20°C	熱阻疊加效應限制峰值效能，須結合TIM與降頻策略

注：功耗、頻寬等實測值因具體產品與台積電/三星/英特爾工藝而異。

5 技術路線對比

晶片堆疊依互連介面與整合層級主要分為三條路線：

路線	微凸塊+TSV（後端三維封裝）	混合鍵合（前端三維整合）	2.5D矽中介層
互連間距	30–55 µm	<1–10 µm	約40–55 µm（微凸塊到中介層）
主要應用	HBM2E/3/3E，部分邏輯堆疊	台積電SoIC、AMD 3D V-Cache、影像感測器	GPU+HBM整合（NVIDIA A100/H100）
優勢	工藝成熟、有冗餘修復路徑、裝置與供應鏈完善	互連密度最高、能效最佳、寄生最低	可異構整合大尺寸多芯粒；無需穿透有源矽
限制	間距縮小受限（焊料橋接、IMC可靠性），頻寬密度天花板漸顯	平整度與顆粒控制要求極嚴，暫不可修復，成本高	本質非垂直堆疊，頻寬密度受限於中介層走線
量產形態	OSAT（日月光/安靠）+Foundry混合供應	主要在晶圓廠內完成（Foundry主導）	中介層加工由Foundry或基板廠完成

前端與後端路線逐步融合：混合鍵合從影像感測器向高效能運算滲透；微凸塊向更小間距演進。業界有時統稱為“3D封裝”，但須注意其在物理介面、潔淨度等級和供應鏈分工上的本質不同。

6 上游供應鏈：材料、裝置與EDA

晶片堆疊上游集中於高壁壘材料和精密裝置，以及設計自動化工具。

材料：臨時鍵合與解鍵合膠（如Brewer Science、信越化學產品）、低熱膨脹係數（CTE10 ppm/°C）環氧底填、高導熱介面材料（如銦基合金焊料TIM，導熱率80 W/m·K）、超薄阻擋層（TaN/Co）和混合鍵合用高平整度介電質（SiCN、SiON）。大面積、無缺陷的銅電鍍新增劑為TSV填充關鍵，主要由美國樂思化學（MacDermid Enthone）及日系廠商供給。公開資料顯示，2023年先進封裝材料市場規模約65億美元（SEMI口徑），預計2027年將突破120億美元份額。

裝置：高精度臨時鍵合/解鍵合機、TSV深矽刻蝕機、混合鍵合機等是增量核心。EV Group、Tokyo Electron、應用材料和科林研發半導體佔據關鍵環節。混合鍵合對顆粒與水印的敏感度要求新一代表面處理與等離子活化系統。國內裝置公司（如北方華創、中微公司）在TSV刻蝕與PVD有所版面配置，但混合鍵合模組化裝置仍以進口為主。

EDA：Cadence Integrity 3D-IC與Synopsys 3DIC Compiler建置跨晶片版面配置、寄生提取與多物理場協同模擬環境。工具需同時管理3D DRC/LVS規則、機械應力對載流子遷移率的擾動，以及堆疊後熱分佈的不均勻性。

7 下游應用生態：HBM、邏輯與Chiplet

HBM：晶片堆疊最規模化的商業產品。2024–2025年主流為HBM3E，由底部邏輯晶片與8–12層DRAM芯粒通過TSV堆疊，單堆疊頻寬超1.2 TB/s。SK海力士、三星、美光三分市場。據TrendForce估計，2024年HBM在整體DRAM位元產出中佔比約5%，但產值佔比逾20%，因其高平均售價與AI GPU剛性需求。

邏輯堆疊與Chiplet：AMD Ryzen 7 5800X3D將額外64 MB L3 SRAM垂直鍵合於計算晶粒之上，是以快取堆疊提升遊戲與伺服器負載的代表。英特爾Meteor Lake通過Foveros技術，將22FFL基礎模組與Intel 4計算模組面對面鍵合。台積電SoIC-M用於AppleM3 Ultra（公開資訊待觀察，以官方宣佈為準），實現CPU與統一記憶體的緊密鍵合。Chiplet生態以UCIe 1.0/2.0標準定義片間互連協議，結合並行水平互連（中介層）與垂直堆疊建置“水平+垂直”混合巨型系統。

移動與IoT：索尼將影像感測器與ISP邏輯晶片混合鍵合，使手機相機模組厚度與面積大幅縮減。該方案已用於高階手機多個型號，是低間距混合鍵合最早達到百萬級月產能的場景。

8 受益公司圖譜

產業鏈獲益方可分為代工/封裝、記憶體IDM、晶片設計、裝置與材料四類，在此僅列已公開量產或明確揭露技術路線的代表。

代工與OSAT：台積電（CoWoS+SoIC）、英特爾（EMIB+Foveros）、三星（X-Cube/I-Cube）構成三大整合方案提供者。日月光投控、安靠（Amkor，2023年財報揭露混合鍵合產線持續投資）在D2W密度領域滲透先進後端封裝。

記憶體：SK海力士是HBM累計出貨份額領先者（約50%，Omdia 2023年預估），三星與美光加速追趕。

邏輯晶片/加速器：NVIDIA（H100/B200等）、AMD（MI300X/Instinct系列）依靠先進堆疊實現記憶體頻寬突破；博通、Marvell在定製ASIC與Chiplet設計中廣泛使用2.5D與3D封裝。

裝置與材料：EVG、Besi、ASM Pacific、DISCO（晶圓減薄/切割）等裝置公司受益明顯；材料端日本昭和電工、住友電木等保持底填和TIM市場份額。

注：具體各公司營收佔比及3D封裝訂單貢獻，各年報揭露口徑不統一，本文不單獨列示，請參見各自季度財報。

9 市場規模與增長預期

據Yole Group與SEMI綜合估算，2023年先進封裝總市場規模約為378億美元，其中3D堆疊/2.5D中介層及相關元件（包括HBM堆疊）約佔15–18%，對應約55–70億美元。2024–2028年，隨著HBM4、SoIC大規模擴產、AI晶片端側滲透，3D/2.5D相關市場複合年增長率（CAGR）可達22–25%（Yole 2024年7月報告），預計2028年突破180億美元。

以HBM為例，2024年全球HBM營收估算為140–160億美元（SK海力士、三星、美光各自公開預測疊加）。台積電CoWoS月產能至2024年底預估超3.5萬片（晶圓當量，公司2024Q2法說會），而至2025年底擴建至6萬片以上，仍供不應求。上述資料均基於廠商在財報與投資者會議已揭露規劃，口徑為晶圓當量或營收，讀者應關注匯率與良率波動對實際產值的影響。

注：市場預測存在不確定性，本文不構成未來業績保證。

10 主要玩家技術對比

台積電：以CoWoS構築2.5D基底，疊加SoIC混合鍵合形成3DFabric平台。SoIC間距已推進至<1µm級別，目標服務於AI/HPC系統廠商的統一記憶體-邏輯融合設計。強項在於生態完整性與大規模產能交付。

英特爾：EMIB（嵌入式多芯粒互連橋）為2.5D低成本方案；Foveros Direct面向邏輯-邏輯面對面鍵合，配合PowerVia背面供電，構成系統級代工技術架構。公開資料顯示其正將3D堆疊用於自家Meteor Lake及未來的Granite Rapids，併為外部代工客戶提供介面。

三星：X-Cube以7nm/5nm邏輯晶片與HBM組合驗證；I-Cube為矽中介層方案。其記憶體事業部內供HBM（至HBM3E已公告量產，2024年Q3營收創季度新高）；邏輯代工則試圖以“交鑰匙”封裝（包括混合鍵合）吸引AI晶片客戶。公開市場報告認為SH海力士當前在HBM3E認證量和出貨節奏具微弱優勢，但三星依靠更完整的IDM鏈條具備潛在追趕能力。

SK海力士 + 日月光：海力士專注HBM垂直堆疊，自身完成DRAM KGD與基底邏輯封裝；日月光在D2W先進封裝具備量產經驗，為第三方Fabless提供Fan-out與2.5D封裝，與代工廠並存格局。

11 關鍵風險與不確定性

良率與經濟性風險：N層堆疊的總良率約等於單層良率的N次方。即便單層良率99%，12層總體良率約89%，若加上鍵合後互連故障，實際更低。修復與測試成本的大幅增加可能侵蝕理論密度優勢。

熱與應力風險：高功率邏輯與熱敏感DRAM共處一柱，熱點結溫升高10–20°C（英特爾/AMD產品實測已見類似量級，詳見其Hot Chips技術報告），若散熱方案未能匹配將引發降頻與可靠性退化。CTE失配會累積層間應力，影響長期使用壽命，尤其對於汽車與通訊等高可靠性場景。

標準與生態割裂：UCIe雖制定開放標準，但台積電、英特爾、三星各自主導的3D互聯協議並未完全互操作，Fabless選型存在鎖定風險。

地緣與產能集中：先進鍵合產能高度集中於中國臺灣與韓國。如2024年CoWoS幾乎全部由台積電提供，新興地緣風險可能影響供應連續性，倒逼各國客戶自建產能，但經濟可行性與進度不確定。

成本下行動態不明：混合鍵合的奈米級平整度與顆粒控制尚未找到價格大幅下降的拐點，其向中低端消費電子的滲透速度存在低於預期的可能。

12 常見誤讀與糾偏

• “晶片堆疊就是封裝，沒多少技術含量。” 糾偏：前端混合鍵合涉及奈米級表面處理、銅-介質共價鍵合，需在晶圓廠潔淨度下完成，是系統級微縮的物理基礎。3D堆疊已深度耦合到前端工藝與設計方法學中，遠非傳統封裝概念所能涵蓋。

• “堆疊層數越多越好。” 糾偏：每增一層均增加熱電交叉干擾與應力積累，良率呈指數下降。層數的選擇是頻寬/容量需求與熱預算、成本之間的直接工程權衡。

• “2.5D就是3D堆疊。” 糾偏：2.5D是水平中介層整合，各晶片並排無垂直貫通，其互連密度和能效與真正垂直堆疊存在兩個數量級差距，產業需嚴格區分。

• “只要用上堆疊，晶片效能必定大幅提升。” 糾偏：堆疊增益主要作用於緩解訪存瓶頸和互聯頻寬，若計算核心本身受限，堆疊不會自動轉化為應用效能。設計與散熱須同步配合。

• “混合鍵合不能返修，良率上不去。” 糾偏：當前確實難以直接返修，但通過KGD篩選、冗餘TSV/行修復、內建自測試等結構，12層HBM量產良率已可達85%以上（基於海力士與三星2019–2023年ISSCC論文揭露的典型區間推算），對高價值產品具備經濟可行性。

13 近期重要事件（2024–2025）

• SK海力士宣佈量產HBM3E 12層堆疊（2024年Q3）：用於NVIDIA H200與B100，為業內首個12層HBM3E大批量出貨，單堆疊頻寬達1.35 TB/s。
• 台積電2024Q2法說會：CoWoS產能至2025年底倍增至月產6萬片以上，SoIC產能至少翻倍，強調AI客戶對3D封裝訂單持續見強。
• 三星2024年10月舉辦三星代工論壇：展示HBM4定製化基底邏輯與記憶體一體方案，其12層HBM3E同步進入客戶驗證階段。
• 英特爾宣佈Foveros Direct與背面供電（PowerVia）結合，應用於18A節點測試晶片（2024年2月），已實現初步電源效率驗證，量產型號預計2025年落地。
• UCIe 2.0規範釋出（2024年8月）：引入更高頻寬密度（至12.7 Tbps/mm）和3D垂直互連協議，為異構芯粒的自由組合與商用生態打通標準通道。

14 追蹤指標與驗證維度

若希望持續追蹤產業景氣與技術成熟度，建議關注以下高頻/中頻訊號：

• 產能與良率指標：台積電每季度法說會揭露的CoWoS/SoIC產能及擴產進度；HBM原廠每季度HBM位元出貨季增率變化與良率展望。
• 價格與供需：DDR5與HBM溢價倍數走勢、CoWoS封裝報價（可諮詢半導體供應鏈諮詢公司如TechSearch International季度報告），HBM交期波動反映產能鬆緊。
• 技術突破密匙：主要會議（ISSCC、IEDM、ECTC）上公佈的微凸塊/混合鍵合間距演進、層數紀錄與散熱方案實測結果。例如混合鍵合從1µm向0.4µm推進的可行性實驗。
• 終端滲透：伺服器GPU SKU中HBM搭載率；高階筆記型電腦/工作站中3D V-Cache型號佔比；AI ASIC是否大批次採用2.5D/3D設計。
• 標準與生態：UCIe聯盟新增成員與協議補丁版本；SEMI 3DS-IC標準的更迭將影響裝置/材料認證進度。
• 地緣與替代產能：美國、日本、歐盟政府對先進封裝補貼實際落地額度與建廠進度（如英特爾新墨西哥州先進封裝廠投產時點、台積電美國先進封裝廠計劃）。

15 信源與參考檔案

• Yole Intelligence, “Status of the Advanced Packaging Industry 2024,” July 2024.
• SEMI, “Advanced Packaging Materials Market Report,” 2023 edition.
• SK hynix, Samsung, Micron quarterly earnings calls and presentations, Q3–Q4 2024.
• TSMC Q2 2024 Earnings Call & Corporate Presentation, July 2024.
• Intel Foundry Direct Connect Keynote, February 2024.
• JEDEC, High Bandwidth Memory (HBM3) Standard, JESD238, 2022; HBM4 update, expected 2024.
• UCIe Consortium, “Universal Chiplet Interconnect Express (UCIe) 2.0 Specification,” August 2024.
• ISSCC 2022–2024 technical papers on HBM3/3E and 3D stacking thermal/reliability.
• AMD, “3D V-Cache Technology,” Hot Chips 2022.
• IEEE 1838-2019 Standard for Test Access Architecture for Three-Dimensional Stacked Integrated Circuits.
• TechSearch International, “Advanced Packaging Update,” monthly reports.
• 各公司官方公告、投資者關係檔案及釋出會公開揭露材料。

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