封裝級測試
3 秒看懂
封裝級測試（Package Test）是晶片在封裝出廠前的最後一道全面電性與功能檢驗工序。它不同於晶圓測試（CP）針對裸 Die，而是對已成型的封裝體進行高速、高溫甚至嚴苛環境下的驗證，攔截封裝過程引入的缺陷，確保交付給客戶的可焊器件“零功能失效”。隨著 2.5D/3D 先進封裝普及，該環節正從簡單的“通斷篩查”演變為包含訊號完整性、多晶片互作和系統級效能評估的瓶頸技術。
3 分鐘產業解釋
在半導體制造流程中，晶圓加工完成後會先經歷 晶圓測試（Chip Probing, CP），用探針卡對每個裸 Die 做初步分 bin，篩除部分致命缺陷。隨後良裸 Die 被切割並送入封裝線，經過貼裝、打線/覆晶、塑封等工序製成成品晶片。這些機械、熱和化學步驟可能引入新的損傷：微凸點開裂、封裝翹曲、鍵合絲歪斜、ESD 過應力、應力導致的 leakage 漂移等。因此 封裝級測試 成為出貨前必過的“守門員”。
典型測試項包括：
- 開/短路測試：確認所有訊號引腳對地/電源的二極體特性，檢出焊接斷路、短路或 ESD 保護管損壞。
- 功能與效能測試：執行數字邏輯向量或模擬激勵，驗證晶片在額定頻率、電壓下的功能正確性，並篩出效能不符合規格的器件（如最大頻率不達標）。
- 老化測試（Burn-in）：在高溫和偏壓下加速早期失效，剔除“嬰兒死亡率”器件。
- 系統級測試（SLT）：將晶片置於接近真實應用的板級環境，執行作業系統片段或關鍵工作負載，模擬客戶使用情境，以捕獲僅在實際執行流程中暴露的互作缺陷。
與 CP 主要依賴探針臺不同，封裝測試使用 自動測試裝置（ATE）搭配 Handler（機械手）完成高速上下料和溫度控制，並通過專用測試座（Socket）與器件連線。整個流程強調高並行度與單位小時產出（UPH），並追求將缺陷出貨率（DPPM）壓到個位數甚至更低。
15 分鐘專家深入
測試流程詳析
一顆典型數字 SoC 的封裝測試通常按以下次序執行：
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Contact / Continuity 測試
基於 PMU（精密測量單元）對每個管腳施加微小電流，測量正向/反向壓降，檢測繫結線開路、管腳短路、ESD 結構異常。這是最快速也最重要的硬故障篩除步驟。 -
DC 引數測試
測量靜態功耗（IDD 漏電）、I/O 電平規格（VOH/VOL、輸入漏電）等。先進低功耗工藝下，漏電檢測精度需達到 μA 甚至 nA 級，對 ATE 的 PMU 解析度提出嚴苛要求。 -
AC 引數/時序測試
驗證輸出上升/下降時間、時鐘抖動、建立保持時間等。高速介面（如 PCIe、DDR、SerDes）還需額外進行眼圖測試、抖動容限測試，往往需要 ATE 內建高速數字通道或外掛誤碼儀。 -
數字功能測試
基於可測試性設計（DFT）生成的測試向量，通過掃描鏈（Scan Chain）和壓縮邏輯將向量灌入晶片。向量深度可能達到數百萬甚至上億個週期，涵蓋 Stuck-At、Transition、Path Delay 等故障模型。測試壓縮與內建自測試（BIST）邏輯在此處極大影響測試時間和覆蓋率。 -
混合訊號/RF 測試（如適用）
對 ADC/DAC、PLL、射頻收發器做動態引數測試（SNR、THD、EVM 等）。儀器必須高度集成於 ATE 或通過射頻開關矩陣連線。 -
系統級測試（SLT）
將封裝後的晶片裝載到類似主機板的 SLT 板上，通電執行韌體，執行記憶體讀寫、外設通訊、計算負載等真實任務。SLT 能捕獲到 DFT 向量難以覆蓋的板級電源噪聲、時鐘樹偏差、互聯串擾等邊際失效。但 SLT 時間較長，成本更高，通常僅對高價值、高可靠性要求的晶片（如伺服器 CPU、車規 IC）全量執行，或對消費類晶片做抽樣。
先進封裝帶來的測試挑戰
2.5D（矽中介層上並排多個 Die）和 3D（晶片垂直堆疊）封裝讓測試複雜度急劇攀升：
- KGD 策略困境：理想上，每個 Die 在整合前都需是“確知良好晶片”（Known Good Die），但薄 Die、微凸點的探針接觸極難實現零損傷全速測試，往往被迫放寬 CP 覆蓋率，將更多測試壓力轉嫁到封裝後。
- 中介層/TSV 的測試：矽中間層和矽通孔本身可能開路或短路，封裝後只能通過外圍 Die 間接測試，需要特殊的 DFT 結構（如訊號迴環）才能定位故障位置。
- 多 Die 互動測試：兩個 Die 之間的互聯（如 UCIe、HBM 介面）必須在封裝後以全速驗證，單 Die 測試無法覆蓋。這需要 ATE 具備多通道高速同步能力，並能夠模擬最終系統的全域性場景。
- 散熱與熱測試：堆疊封裝熱密度極高，測試時需要精確控制溫度且防止過熱破壞器件，handler 的熱管理能力成為瓶頸。
封裝級測試已從後段低附加值工序演變成深度依賴 DFT、ATE 平台能力和熱力模擬技術的綜合性工程，對測試機供應商和 OSAT 的研發能力提出了更高要求。
技術原理（最深）
ATE 系統架構與測試機制
封裝測試的核心終端是自動測試裝置，其簡化架構如下：
┌─────────────┐ ┌──────────────────────────────────────┐
│ Handler │ │ ATE 主機 │
│ (上料/溫控) │ │ ┌────────┐ ┌────────┐ ┌──────────┐ │
│ ──> DUT ──>│──────│>│ Pin │>│ 數字 │>│ PMU/ │ │
│ │ Socket │ │ │Electronics│ 通道卡 │ 儀表卡 │ │
│ <─────────│──────│<│ (PE) │ │ (PEC) │ │ (AWG/Dig)│ │
└─────────────┘ │ └────────┘ └────────┘ └──────────┘ │
│ 測試程式與向量生成 │
└──────────────────────────────────────┘- Pin Electronics (PE)：每個測試通道均包含驅動器（Driver）、比較器（Comparator）和可調負載，負責向 DUT 引腳施加精確的電壓、電流時序波形。其上升/下降時間、驅動能力、端接阻抗可程式設計。
- 數字通道卡：包含向量儲存器、時序生成器、格式器，可產生複雜的週期化數字波形，並即時比較響應。掃描測試時，PE 驅動掃描鏈輸入、捕獲輸出並與預期值比對。
- 精密測量單元 (PMU)：整合在 PE 或獨立卡中，可 Force Voltage / Measure Current (FVMI) 或 Force Current / Measure Voltage (FIMV)，用於 DC 測試。先進 PMU 可並行測量，極大縮短測試時間。
- Handler 與溫度強迫單元：自動將器件送入測試座，接觸精準且不損傷焊球/引線；同時通過氣流、接觸式溫控將 DUT 維持在 −40°C 至 +150°C 等設定溫度，滿足車規/工規要求。
關鍵測試向量生成與壓縮
- 掃描鏈測試：所有暫存器替換為可掃描單元，串接成鏈。測試儀將向量序列移入，捕獲時鐘後將內部狀態序列移出比對。故障模型主要針對製造中的固定故障。
- LBIST/MBIST：邏輯內建自測試利用片上 PRPG（偽隨機碼生成）和 MISR（多輸入簽名暫存器）產生並壓縮測試響應，大幅減少 ATE 互動資料量。儲存器 BIST 直接在晶片內部完成 March 演算法，僅將 Pass/Fail 標誌輸出，測試時間與外部測試儀速度無關。
- 測試壓縮（EDT/Logic BIST）：通過片上解壓邏輯將少量外部激勵擴充套件為大量內部掃描向量，商用 EDA 工具可達到 100X 以上壓縮率，降低 ATE 儲存和頻寬需求。
高速訊號測試原理
對 SerDes 等高速介面，ATE 需要在數 Gbps 量級完成眼圖、抖動和誤位元速率測試。通常採用 環路回測試 或 前向誤碼檢測 兩種方式：
- 內部迴環：DUT 傳送端經片內迴環連線接收端，僅需低頻參考，不在 ATE 側產生高速訊號。
- 外部迴環：在測試負載板上將 Tx 輸出短接至 Rx 輸入，由 ATE 提供參考時鐘和誤碼統計。此方案成本較低但覆蓋不完全。
- 直連高速儀器：ATE 整合或外掛高速誤碼儀，直接與 DUT 以全速率互動，能夠進行真正的協議層測試，成本最高。
在沒有具體型號證據的情況下，一般性說明：當前高階 ATE 數字通道速度已可覆蓋主流 DDR/LPDDR 和部分序列協議，但最新超高速標準仍依賴專用儀器或板級測試。
技術演進史
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1980s – 2000s：基於功能的簡單測試
封裝測試主要依賴測試儀器的獨立儀表組合，通過測試程式順序檢查直流引數和功能。ATE 以大型機臺為主，測試項相對固定，UHP 憑機械手逐步提升。 -
2000s – 2010s：DFT 普及與結構測試崛起
隨著晶片規模變大，完全功能測試不再可行。掃描測試成為主流，ATE 架構開始為 DFT 最佳化，壓縮技術和 BIST 被大規模採納。同時，倒裝晶片和球柵陣列（BGA）封裝對測試座和 handler 的對位精度提出更高要求。 -
2010s – 至今：先進封裝+系統級測試驅動
異構整合使單封裝內 die 數量和功能跨度大增，晶圓級封裝（FOWLP）、2.5D 中介層、3D 堆疊進入量產。KGD 與封裝後測試的邊界模糊，中間測試（mid-end test）概念出現。為應對複雜性，SLT 平台興起，ATE 從純粹的引數測量機臺轉向兼具數字、混合訊號、高速、RF 的綜合性平台。雲端端資料分析與自適應測試策略（動態減少測試項）開始應用，旨在最佳化測試成本而不犧牲質量。 -
未來方向
基於 AI 的測試向量自動生成、片內監控 IP 的整合、矽光子共封裝測試等新需求將持續拉動封裝測試技術創新。高密度扇出和小晶片（Chiplet）標準如 UCIe 的推出，將推動測試介面的標準化。
技術路線對比
| 特性 | 傳統封裝測試（打線 BGA/QFP） | 先進封裝測試（覆晶 BGA、SiP、2.5D/3D） |
|---|---|---|
| 主要被測物件 | 單顆 Die，低速/中速 I/O | 多個 Die（邏輯、儲存、模擬），高速 SerDes、HBM 等 |
| 典型測試項 | 開短路、DC、≤100MHz 功能 | 開短路、DC、GHz 級功能、高速 SerDes 眼圖、多 Die 互連掃描、訊號完整性 |
| DFT 依賴度 | 中等 | 極高，必須結合壓縮、BIST、UCIe 迴環等手段 |
| 測試裝置 | 通用低端 ATE，簡易 Handler | 高階多工位 ATE（高速數字、射頻儀表），高並行 Handler，帶主動溫控 |
| 測試成本佔比 | 相對低（約5%晶粒成本） | 迅速攀升，先進產品可達 10–20% 以上（定性估算） |
| KGD 策略 | CP 覆蓋率可較高，封裝後缺陷少 | CP 受限於微凸點探測，封裝後測試負擔重，且需兼顧中介層/TSV 缺陷 |
| SLT 實施 | 抽樣或免檢 | 越來越多全檢，成為標準流程 |
| 技術難點 | 高並測、降低測試時間 | 微米級精密接觸、熱管控、多 Die 同步測試、測試資料融合 |
注：具體節點/封裝變體引數未獲得檢索證據，定性描述基於行業普遍趨勢。
上下游
上游支撐：
- 測試裝置製造商：提供 ATE 主機（數字/混合訊號/儲存器測試機）、探針臺（儘管用於 CP，但其技術同源）、Handler、溫控系統、負載板與插座。
- DFT EDA 工具：Synopsys、Cadence、Siemens EDA 等提供的測試自動化軟體，負責掃描鏈插入、測試壓縮、ATPG 向量生成。
- 封裝基板/負載板：高效能多層有機基板和高頻材料，直接影響高速訊號路徑質量。
下游應用：
- 半導體設計公司（Fabless）：定義測試規格，負擔測試開發成本，將生產測試外包給 OSAT，或自建小規模試產線。
- IDM：自有封裝與測試廠，內化測試技術。
- OSAT（外包封測服務商）：為設計公司提供從晶圓測試、封裝到最終測試的一站式服務，規模效應顯著。
- 系統整合商/OEM：對可靠性要求極高的車廠、伺服器廠商會深度參與制定測試流程和老化條件。
關鍵指標
- 故障覆蓋率：針對目標故障模型（Stuck-At、Transition 等），測試向量能檢出的故障佔總可測故障的百分比。 90%+ 通常是起點，車用 MCU 會追求 99% 以上。
- 吞吐量（UPH）：單位時間測試的器件數，與並行工位數、測試時間、handler 換位速度相關，直接決定機臺投資回報。
- 測試時間：單顆器件從裝片到完成所有測試項的總時間。測試經濟性要求在覆蓋率和時間之間平衡。
- 逃逸率（DPPM）：出貨後客戶處發現的缺陷器件數百萬分之比，是質量管控的終極指標。先進應用（自動駕駛、AI 加速器）要求 DPPM < 1，傳統消費電子可能在 200–500。
- 測試成本佔比：封裝測試費用佔晶片總製造成本的比例。先進封裝下此比例明顯上升，驅動測試最佳化技術。
- 首測通過率：封裝完成後第一次測試即通過所有專案的比例，反映封裝工藝的穩定性。
（具體量化數字因缺乏檢索證據，採用定性描述。）
供需與市場資料
由於本次檢索未能獲取精確市場資料，基於行業一般認知：全球封裝測試服務市場高度集中，日月光投控、安靠科技、長電科技、通富微電子、矽品等頭部 OSAT 掌握巨大產能。與此同時，英特爾、台積電、三星等也提供先進封裝與配套測試，與 OSAT 在高階領域形成競爭。裝置端，Advantest 和 Teradyne 在高階 SOC 測試機領域佔據主導，儲存器測試則另有細分格局。
隨著 HPC、AI、汽車電子對多晶片封裝需求猛增，封裝測試裝置和服務市場預計將保持高於半導體行業平均的增速。據第三方調研機構（如 Yole、VLSI Research）既往報告，ATE 市場近年得益於先進封裝與系統級測試而重拾增長動力，詳細數字應查閱最新報告。
（此處不估列具體資料，避免因無源而誤導。）
代表公司與資本對映
測試裝置（核心硬科技）：
- Advantest（日本）/ Teradyne（美國）：覆蓋數字、SoC、射頻、儲存等測試機，高階市場雙寡頭。
- COHU（美國）：提供 handler、接觸器、溫控子系統，併購 Xcerra 後形成完整方案。
- 長川科技 / 華峰測控（中國）：聚焦模擬/數模混合測試機、分選機，已在低中端市場取得較大份額，並向高階拓展。
測試服務（規模效應）：
- 日月光投控（臺灣）：全球最大 OSAT，擁有全面封裝測試技術組合。
- 安靠科技（美國/臺灣）：先進封裝測試先行者，廣泛服務於通訊與汽車客戶。
- 通富微電（中國）：與 AMD 深度合作，承接高效能 CPU/GPU 先進封裝測試。
DFT EDA（隱性賦能）：
- Synopsys、Cadence：提供業界標準測試與壓縮 IP 及自動化工具，是測試技術升級的幕後推動者。
宣告：公司列表基於公開行業地位，未引用特定財報資料。
產業鏈觀察
- 先進封裝滲透率提升 → 封裝測試價值量倍增
2.5D/3D 封裝使測試時間增加、裝置要求更高，所需高階 ATE 和 SLT 平台數量增長，裝置供應商及掌握高階測試能力的 OSAT 與該需求變化直接相關。 - 系統級測試從選配到標配
當晶片用於 ADAS、資料中心等關鍵應用時，SLT 有助於降低 DPPM，成為設計公司差異化的質量賣點，帶動 SLT 裝機量。 - 測試複雜度驅動 DFT 和 IP 投入
內建自測試和監測 IP 成為晶片設計不可或缺的部分，增厚 EDA 和 IP 供應商的價值。 - 地緣與供應鏈韌性
各國推動本土先進封裝產能，封裝測試作為配套環節，裝置與服務商有望獲得政策與訂單雙重拉動。
（所有邏輯均規避精確預測數字，僅闡明驅動關係。）
常見誤讀糾偏
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誤讀一：“晶圓測試（CP）已經篩過壞片，封裝後基本沒大問題，測試就是走形式。”
糾偏：封裝製程的機械應力、熱衝擊和化學暴露可能引入橋接、裂紋、分層、ESD 損傷等全新失效模式，而這些在 CP 階段根本不存在。尤其對於先進封裝，微凸點互聯和 TSV 的可靠性必須通過封裝後測試和老練驗證，否則逃逸的缺陷會在整機使用中暴露，返修成本極高。 -
誤讀二：“只要向量覆蓋率夠高，SLT 就是多餘的。”
糾偏：結構測試向量基於故障模型，無法完全覆蓋板級電源噪聲、時鐘抖動倍增、多 Die 介面的時序邊際效應等真實物理現象。SLT 能在接近實際工作條件下捕捉到這些“未建模”的失效，是彌補 DFT 缺陷的必要防線，尤其對高價值、高可靠性晶片不可或缺。 -
誤讀三：“封裝級測試裝置和晶圓測試裝置可完全通用。”
糾偏：雖然 ATE 主機可能複用，但封裝測試需使用 handler 而非 prober，測試座設計要求截然不同（接觸球柵 vs 焊盤或凸點）。同時，封裝後測試的環境控制、ESD 防護、並行測效率最佳化均有特定工程考慮，絕非簡單搬運。
學習路徑
- 基礎半導體制造流程：理解晶圓製造、封裝型別（打線、覆晶、WLP、2.5D/3D）及失效機理。推薦閱讀《半導體制造技術》（Michael Quirk 等）相關章節。
- 可測試性設計（DFT）：學習掃描鏈、BIST、JTAG 標準（IEEE 1149.1/1500），以及測試壓縮原理。可參閱《VLSI Test Principles and Architectures》（Wang, Wu, Wen）。
- ATE 系統與測試工程：瞭解 ATE 硬體架構、PE 電路、測試程式開發流程。Advantest 和 Teradyne 的公開技術資料、應用筆記為佳。
- 先進封裝技術：掌握 CoWoS、InFO、EMIB、混合鍵合等封裝結構的測試需求和挑戰。參考 Yole Développement 行業報告和 SEMI 標準。
- 系統級測試與行業規範：研讀車規（AEC-Q100/101）和工業級別可靠性測試標準中的測試流及老化條件，理解 SLT 實現。
一句話總結
封裝級測試是晶片出廠質量與可靠性的最後閘門，在先進封裝時代，它從簡單的分選步序躍升為高度複雜、多模態、融合結構測試與系統驗證的技術高地，直接影響產品投放與客戶信任。
延伸閱讀與來源
- 行業分析：Yole Intelligence《Status of the Advanced Packaging Industry》、VLSI Research《ATE Market Report》。
- 技術標準：IEEE 1149.x（邊界掃描）、IEEE 1500（嵌入式核測試）、JEDEC 相關封裝與可靠性標準。
- 裝置商白皮書：Advantest、Teradyne 官方技術論壇，涉及 5G/毫米波測試、高速數字測試解決方案。
- 學術教材：《System-on-Chip Test Architectures》（Wang, Stroud, Touba）系統闡述奈米時代測試策略。
注：由於本次網路檢索受阻，未獲得具體資料性資料。以上內容基於半導體測試工程領域的通用知識體系，所有硬性規格均以定性形式闡述並標為行業共識，建議讀者進一步檢索上述來源以獲得更新、更精確的技術引數和市場資料。