RDL

1. 3秒看懂

RDL（Redistribution Layer，重佈線層）在晶片與封裝基板之間充當“微型轉接板”。它使用一層或多層微米級金屬走線，把晶片表面密集的I/O焊盤重新分佈到間距更寬、面積更大的區域，讓晶片能夠可靠地貼裝到PCB上，或在一個封裝內連線多個晶片。RDL是扇出型封裝、2.5D/3D封裝和SiP的物理基礎——沒有它，先進封裝中高密度、多晶片互連就無從談起。

2. 3分鐘產業解釋

先進封裝中，晶片的微凸點間距已經縮小到40µm甚至25µm以下，而常規PCB的線寬/間距通常在幾十微米量級，且兩者熱膨脹係數差異顯著，無法直接焊接。RDL就是在晶片表面澱積聚合物介質層，再用半加成工藝（SAP）製作銅走線，把微凸點“扇出”到間距寬至130µm以上的C4焊球或銅柱上。通常2到6層RDL才能完成複雜路由，量產線寬/間距已從早期的10/10µm演進到2/2µm，先進研發節點甚至進入亞微米。

在手機處理器（AP）、高效能運算晶片（GPU/ASIC）以及射頻前端模組等場景中，RDL已成為剛需。台積電InFO將晶片埋入模塑膠，直接在重構晶圓上製作RDL，省去封裝基板；CoWoS則在矽中介層頂部引入RDL，實現超密集的HBM與邏輯晶片互連。整個先進封裝市場（含RDL相關製程）正由AI晶片的HBM與異構整合需求驅動高速增長，年複合增長率維持在兩位數。高密度RDL帶來的價值不僅在於縮小封裝尺寸，更在於提升訊號完整性、降低功耗和縮短系統設計週期。

3. 技術原理

RDL本質上是一套薄膜多層互連繫統，融合了晶圓級光刻、刻蝕、電鍍技術與後道封裝的低溫、厚膜、高應力控制要求。其物理結構由有機介質層和金屬走線交替堆疊而成，典型截面示意：

   C4焊球 (間距≥130μm)
   ────────────────
       聚合物介質3
   ────────────────
      Cu RDL 層2 (L/S ≈2/2μm)
   ────────────────
       聚合物介質2
   ────────────────
      Cu RDL 層1
   ────────────────
       聚合物介質1
   ────────────────
   Al焊盤 (晶片表面, 間距~40μm)
   ──────── 晶片 ────────

介質層通常採用聚醯亞胺（PI）、苯並環丁烯（BCB）或聚對苯撐苯並二噁唑（PBO），以液態旋塗或幹膜層壓方式形成，厚度515µm。要求低應力、低吸溼、高玻璃化轉變溫度（Tg > 250°C），介電常數3.03.5，損耗角正切<0.005以支援毫米波應用。金屬化以電鍍銅（ECD Cu）為主體，厚度3~10µm，種子層由物理氣相沉積（PVD）的鈦/銅構成，蝕刻時需精確控制選擇比，避免底切造成斷路或短路。圖形化使用i-line或KrF步進光刻機，量產對準精度可達±0.5µm，超出此精度需193nm光刻或電子束直寫，但後者目前僅侷限在研發或矽中介層RDL（本質上屬前道BEOL）。

上下層RDL通過介質開口（via）連線，via直徑可小至5µm以下，堆疊銅柱形成垂直互連。在訊號完整性方面，RDL可設計成微帶線或帶狀線以控制50Ω單端、100Ω差分阻抗，插入損耗和串擾在>30GHz時變得顯著，需結合地平面和低損耗介質最佳化。電源配送方面，RDL允許製作厚銅（>5µm）降低IR壓降，較傳統封裝基板的細長走線路徑更具優勢，但RC延遲仍需通過3D電磁模擬精確評估，不能簡單認為“比晶片BEOL低幾個數量級”。

工藝路線的演變也巢狀在技術原理中。RDL最初用於1990年代的晶圓級晶片尺寸封裝（WLCSP），僅為單層鋁走線，線寬1020µm。2006年出現的扇出封裝（eWLB）推動了23層RDL和10/10µm線寬的量產。2015年前後，台積電InFO在AppleAP上大規模驗證了高密度扇出（HD-FO），線寬/間距進入5/5µm時代。2018年後，2.5D/3D封裝爆發，矽中介層頂部的RDL可細至0.4/0.4µm，而模塑膠上的有機RDL向2/2µm演進。2020年代前期，面板級扇出（510×515mm等）成為降低成本的方向，RDL在大面積上的均勻性和低翹曲控制成為突破的關鍵。

4. 關鍵引數

評估RDL技術能力與量產成熟度的主要引數包括：

• 線寬/間距（L/S）：核心代際指標。截至2024年，高密度扇出量產主流為2/2µm（台積電InFO、日月光FOCoS、長電科技XDFOI均達此水平），研發向1.5/1.5µm乃至1/1µm延伸（來源：各公司技術論壇及年報，2023‑2024）。
• 層數與堆疊良率：通常2~6層。層數每增加一層，翹曲風險和缺陷率上升，量產要求單層良率>99.9%。
• 對準精度（overlay）：晶圓級對準要求≤±2µm，先進工藝可達±0.5µm；面板級受限於大面積，當前量產線通常在±5~8µm，成為面板級高密度RDL的主要障礙（來源：日月光、三星面板級扇出公開技術資料，2023）。
• 接觸電阻與via鏈可靠性：單鏈電阻在數十mΩ級別，經1000次溫度迴圈（‑55°C至+125°C）後阻值變化率須<10%。
• 介質擊穿電壓與漏電流：須滿足JEDEC相關規範，擊穿電壓>100V，漏電流<1nA。
• 翹曲度（Warpage）：面板級扇出要求翹曲<2mm（對角線），否則後續貼片良率急劇下降。
• RF插入損耗：毫米波頻段（例如28GHz/39GHz）要求微帶線插入損耗<0.5dB/mm，由低損耗介質和光滑銅表面保證。
• 熱機械可靠性：RDL材料與晶片、模塑膠之間的CTE失配（晶片3ppm/°C，模塑膠10ppm/°C）會在溫度迴圈中產生應力，要求介面的斷裂韌性足夠，防止分層和裂紋。

高密度RDL的競爭已從單純“能做出幾微米線寬”轉為系統最佳化“L/S、翹曲、高頻損耗、良率”的綜合指標。

5. 技術路線

RDL的技術實現依據承載介質和工藝整合方式可分為多條路線，下表為典型對比（資料為2023‑2024年行業公開範圍）：

維度	扇入型RDL（WLCSP）	扇出型RDL（晶圓級InFO類）	2.5D矽中介層頂RDL	基板（類載板）佈線
典型線寬/間距	10/10µm ~ 5/5µm	5/5µm ~ 2/2µm	0.4/0.4µm ~ 1/1µm（矽工藝）	8/8µm ~ 20/20µm
層數	1~2	2~6	1~4	4~20+
互連密度（IO/mm/層）	較低	中等偏高	極高	低~中
適用場景	低腳數、小尺寸IC	AP、PMIC、射頻、中高階移動晶片	GPU/ASIC與HBM互連	傳統FC‑BGA、低端扇出
介電材料	PI/BCB	環氧/PI/PBO	SiO₂/SiN等	BT/ABF增層膜
製造主體	OSAT/晶圓廠	晶圓廠為主，OSAT追趕	晶圓廠	基板廠/OSAT
成本	低	中	高（矽中介層昂貴）	低~中

當前，高密度扇出RDL（2/2µm及以下）主要被台積電、英特爾等晶圓廠掌握，OSAT通過面板級扇出（如日月光510×515mm、三星510×410mm）力求在成本上破局。面板級扇出若能解決翹曲和缺陷均勻性難題，有望將單顆晶片RDL加工成本降低30%以上（來源：Yole 2023年扇出封裝報告）。而矽中介層頂部的RDL實為前道BEOL工藝的延伸，可獲得亞微米線寬，但受限於中介層尺寸和成本，主要服務於超高效能運算。

6. 上游

RDL產業鏈上游主要包含關鍵材料和核心裝置兩大板塊：

材料

• 聚合物介質：液態/幹膜PI、PBO、BCB等，要求高純度、低應力、可光圖形化。主要供應商包括杜邦（DuPont）、HD Microsystems、旭化成（Asahi Kasei）、日立化成（Resonac）等。高階低損耗介質（Df<0.003）主要依賴日本及美國廠商，國內替代尚在匯入階段。
• 電鍍化學品：高純銅鹽、抑制劑、平整劑、光亮劑等，直接決定填充高深寬比via的能力。核心供應商為安美特（Atotech，已於2022年被MKS併購）、羅門哈斯（杜邦電子）、樂思化學等。
• 濺射靶材：高純鈦、銅靶材用於PVD種子層，日礦金屬、霍尼韋爾、國內有研新材等均有供應。
• 其他輔材：晶片貼裝膠、臨時鍵合/解鍵合材料、清洗液等，日本味之素、東京應化等佔據主導。

裝置

• 光刻裝置：封裝用i‑line / KrF步進光刻機，主要來自佳能（Canon）、尼康（Nikon）。佳能在封裝光刻市場佔絕對優勢，其FPA‑6300系列支援2µm級別的封裝光刻。
• PVD濺射裝置：應用材料（Applied Materials）、科林研發（Lam Research）、日本真空（Ulvac）提供種子層沉積系統。
• 電鍍裝置：中端封裝電鍍裝置由應用材料、科林研發、東京電子、盛美半導體等提供；高密度RDL要求較高的鍍層均勻性，盛美的大幅面水平電鍍裝置已被國內OSAT產線匯入（來源：盛美上海2023年年報）。
• 溼法刻蝕與清洗裝置：用於種子層刻蝕、去膠，需精確控制均勻性和選擇比，北方華創、盛美、迪威恩等國內外廠商均有版面配置。

上游材料與裝置的國產替代在加速，但在高階光刻機和核心PI材料方面，仍然由日、美企業佔據技術制高點。

7. 下游

RDL的下游需求主要來自晶片設計與系統整合兩大層面：

晶片設計工具與IP Cadence、Synopsys等EDA廠商在先進封裝設計平台中集成了RDL自動佈線、3D電磁模擬及寄生引數提取功能。同時，UCIe等小晶片互連標準將RDL的物理圖層作為關鍵介面引數，定義了不同凹凸間距下的訊號密度和電源傳輸要求，推動設計端與封裝端的協同最佳化。

終端應用場景

• 移動與消費電子：高階手機AP（如AppleA系列、驍龍8 Gen系列）大量採用扇出型RDL封裝，需要3~4層RDL和2/2µm級線寬以實現小型化與高整合。
• 高效能運算與AI：GPU、AI加速卡與HBM的2.5D/3D封裝中，RDL是邏輯晶片與儲存堆疊、中介層之間的橋樑，I/O密度和訊號頻寬要求極高。2023年此類晶片貢獻了台積電CoWoS產能的主要需求（來源：台積電2023年法說會）。
• 射頻與毫米波模組：5G毫米波AiP（天線封裝）和射頻前端模組對RDL的介電損耗、阻抗控制和散熱能力提出定製化要求。
• 汽車電子：ADAS雷達、域控制器所用晶片需要高可靠性RDL，滿足AEC‑Q100 Grade 1溫度範圍和長壽命要求，層數和線寬通常不如消費類激進，但對熱迴圈可靠性的要求更為嚴苛。
• 面板級扇出的新興市場：未來若面板級高密度RDL良率成熟，有望滲透到電源管理IC（PMIC）、中端射頻器件和IoT晶片等成本敏感領域，進一步拓寬RDL的應用規模。

8. 受益公司

RDL產業鏈覆蓋多家上市公司，其受益邏輯建立在先進封裝滲透率提升和工藝複雜度上升之上。分類舉例如下（均為公開資訊，不作任何推薦）：

晶圓/IDM

• 台積電（TSMC）：InFO、CoWoS中RDL技術最先進，直接受益於AI晶片和高階AP對2.5D/3D封裝的需求爆發。
• 三星電子（Samsung Electronics）：借FOPLP和I‑Cube等方案提供整合化RDL，面板級版面配置賦予其成本潛力。
• 英特爾（Intel）：通過EMIB和Foveros等封裝技術運用RDL，在自用產品和中立代工服務中體現技術價值。

封測代工（OSAT）

• 日月光投控（ASE Technology）：扇出RDL（如FOCoS）已匯入高密度量產，並版面配置面板級扇出，服務於網路、AI領域客戶。
• 安靠科技（Amkor Technology）：SLIM、SWIFT等扇出技術涵蓋多層級RDL，近年獲取部分前端客戶的高密度訂單。
• 長電科技（JCET）：XDFOI平台實現2/2µm RDL量產，已為國內AI晶片和射頻客戶提供扇出封裝方案（來源：長電科技2023年年報及2024年公開資訊）。
• 通富微電、華天科技等也在中低端扇出RDL領域持續擴產。

裝置與材料

• 應用材料（Applied Materials）、科林研發（Lam Research）：提供PVD、電鍍等關鍵裝置。
• 佳能（Canon）、尼康（Nikon）：封裝步進光刻機主要供應商。
• 盛美上海、北方華創：國內封裝電鍍、清洗裝置代表。
• 杜邦、HD Microsystems、旭化成：聚合物介質核心供應商。
• 安美特（MKS Instruments）：電鍍化學品全球領先。

需注意，各公司實際貢獻取決於其先進封裝業務佔比及技術迭代速度，投資者應自行查閱官方揭露資料。

9. 市場規模

（本節資料均引自已公開行業報告，僅用於描述市場背景，不作為預測依據。）

根據Yole Intelligence《Status of the Advanced Packaging Industry》（2024年版），2023年全球先進封裝市場規模約為460億美元，預計到2029年將超過780億美元，年複合增長率超過10%。其中，扇出型封裝（FO）2023年市場規模約22億美元，2.5D/3D封裝市場約95億美元，兩者合計超117億美元，且主要由AI晶片和HBM需求拉動。RDL作為所有扇出封裝和大多數2.5D/3D封裝的核心互連層，其直接相關的工藝步驟（製版、電鍍、介質層）佔這些封裝成本的15%30%不等，因此可大致推算RDL相關製程產值在2023年約達2035億美元量級。

材料層面，據TECHCET 2023年封裝材料報告，全球先進封裝用聚合物介質（PI/PBO/BCB等幹膜和液態材料）銷售額在2023年約2.5億3億美元，隨著高密度RDL層數增加和麵板級用量放大，預計2027年將突破5億美元。電鍍化學品（銅鍍液及新增劑）在先進封裝中的市場規模同期約為3億4億美元。封裝光刻裝置方面，佳能在2023年度的封裝光刻機出貨佔其半導體光刻機營收約25%，反映出RDL圖形化需求的持續增長。

若面板級扇出在2025‑2026年實現良率突破，其可服務市場（TAM）將進一步擴大，帶動大面積RDL裝置和材料的需求躍升，但具體增量仍有賴於工藝成熟度和終端採納節奏。

10. 玩家對比

在RDL技術核心的封裝領域，主要參與者可分為晶圓廠系和OSAT系，兩者的技術能力與市場定位迥異。以下對比基於2023‑2024年公開資訊：

玩家	技術路線	量產最高L/S	典型層數	產能規模（等效12寸）	關鍵特點	主要客戶群
台積電	InFO（晶圓級扇出）、CoWoS（矽中介層+RDL）	InFO 2/2µm；CoWoS矽RDL 0.4/0.4µm	2~6層	CoWoS 2024年底產能增至約3.5萬片/月（來源：台積電2024Q1法說會）	工藝最先進，與前道製程協同，良率壁壘高	AI GPU/ASIC、手機AP（Apple、輝達、AMD等）
三星	FOPLP（面板級）、I‑Cube 2.5D	面板級RDL量產8/8µm，高密度路線圖指向2/2µm；矽中介層RDL可細至1µm級	2~4層	面板級產線規模公開資料未見，晶圓級封裝仍佔主體	面板級成本潛力，整合自身儲存與邏輯	自家Exynos、部分代工客戶
英特爾	EMIB（嵌入式多裸片互連橋）、Foveros	EMIB橋採用矽RDL，線寬可小至1/1µm；Foveros 晶圓級RDL L/S 約2/2µm	1~4層	主要為自用，封裝產能不單獨揭露	強調異構整合和3D堆疊，與自家先進製程結合	英特爾自家產品、少量代工客戶
日月光投控	FOCoS（扇出晶片基板）、面板級扇出開發	FOCoS 扇出 RDL 2/2µm量產；面板級驗證中	3~5層	先進封裝月產能約數萬片，具體數字見公司年報	OSAT中規模最大，面板級扇出版面配置積極	博通、美滿電子、聯發科等
安靠科技	SLIM、SWIFT扇出平台	量產2/2µm RDL	2~4層	先進封裝產能持續擴張，2023年資本支出提升	作為OSAT提供多樣化方案	高通、Qorvo、部分HPC客戶
長電科技	XDFOI（高密度扇出）	量產2/2µm RDL（來源：長電2023年報）	2~4層	扇出產能穩步擴大，12寸線產能利用良好	國內領先，成本與客戶服務響應快	國內AI晶片、射頻及汽車客戶

從對比可見，晶圓廠系在高密度RDL握有絕對技術領先，OSAT則在成本和多元服務上尋求差異化，面板級扇出是各方爭奪下一代成本優勢的關鍵戰場。

11. 風險

技術風險 RDL進一步微縮面臨有機介質熱機械穩定性、電遷移和金屬層應力極限。面板級扇出的大面積RDL翹曲和缺陷密度仍是商用化的主要障礙，良率提升所需時間可能長於市場預期。

產能過剩風險 全球半導體封裝業在AI熱潮驅動下大幅擴產，若AI晶片需求增速放緩或封裝技術路線發生突變（如玻璃基板對有機RDL的替代），可能導致高密度RDL產能階段性過剩。

供應鏈集中風險 高階聚合物介質、光刻裝置和部分電鍍化學品供應商高度集中，地緣政治摩擦或自然災害可能導致斷供，尤其對於依賴日、美材料的國內廠商。

地緣政治與出口管制 先進封裝RDL裝置（如<2µm光刻機）若被納入更嚴格的出口管制清單，可能影響中國大陸OSAT獲取高階技術，延緩其追趕速度。同時，國產材料和裝置的技術驗證週期較長，不確定性較大。

標準與設計風險 UCIe和BoW等小晶片互連標準的演進可能改變RDL的物理要求，若設計生態未能同步，部分已部署的RDL工藝可能需大幅調整，從而增加沉沒成本。

12. 誤讀糾偏

1. “RDL就是扇出封裝” RDL是實現扇出封裝的關鍵使能技術，但不等同於扇出封裝。RDL同樣廣泛用於扇入型WLCSP、2.5D矽中介層頂部、倒裝晶片BGA基板內的高密度互連層。將兩者等同會忽視RDL在3D堆疊和AI晶片中的更根本性作用。

2. “線寬越細，RDL效能越好” 線寬縮微能提高I/O密度，但過細的走線帶來更高的電阻、更脆弱的電遷移耐受力以及更大的工藝可靠性壓力。許多射頻和電源傳輸應用刻意使用厚銅、較寬走線以換取低損耗和低IR壓降。指標需按場景最佳化，不應盲目追求最細線寬。

3. “RDL就是前道晶圓工藝搬到封裝” 儘管借用光刻和電鍍工藝，但RDL在材料（有機介質而非SiO₂）、溫度預算（<250°C，以防損傷晶片或模塑膠）和潔淨度要求（封裝級，非十億分之一級）上與前道CMOS有本質區別。因此，晶圓廠的前道產能無法直接平移為RDL產能，擴產須獨立投資。

4. “RDL只會用在高階晶片上” 事實上，RDL也從WLCSP等低成本封裝起步，未來面板級扇出有望以極低單位成本將RDL帶入PMIC、物聯網等大批次中低端晶片，使其覆蓋面遠超高算力場景。

13. 最新事件

（事件選取截至2024年上半年公開資訊）

• 2024年4月，台積電宣佈將2024年先進封裝資本支出翻倍，主要用於擴大CoWoS和InFO產能，計劃2024年底CoWoS月產能增至約3.5萬片，2025年進一步提升至4.5萬片以上（來源：台積電2024Q1法說會）。
• 2024年3月，英特爾於IFS Direct Connect大會上公佈新封裝路線圖，展示了基於玻璃基板和先進RDL的異構整合平台，目標2026‑2027年量產，旨在與台積電的CoWoS展開競爭（來源：英特爾新聞稿）。
• **2024年6