矽中介層

3 秒看懂

矽中介層是一片無源或有源的矽基板，置於邏輯晶片與封裝基板之間，通過高密度矽通孔（TSV）和微凸點將異質晶片水平互連。它不是晶片，卻重新定義了片間頻寬——使HBM與GPU/ASIC能以遠超傳統PCB的空間密度直接對話，是用平方毫米矽耗換系統效能的核心器件。

3 分鐘產業解釋

在AI訓練晶片上，HBM需緊鄰邏輯晶片，但傳統有機基板無法實現線寬/間距小於10微米級的高密度佈線。矽中介層利用半導體晶圓級製造工藝，在矽片上加工出互連線和TSV，將GPU與四顆甚至八顆HBM密集連線，線寬/間距可縮至亞微米量級，互連密度比PCB高三個數量級。它是2.5D封裝的心臟——台積電的CoWoS‑S就是以此為核心。鉅額資本正圍繞它展開，因為AI晶片的算力牆已從電晶體密度轉移至存算介面密度，而矽中介層是打破那道牆的關鍵磚塊。

技術原理

為什麼必須用矽

傳統封裝基板如ABF（Ajinomoto Build-up Film）或BT（Bismaleimide Triazine）樹脂的CTE（熱膨脹係數，約15–18 ppm/°C）與矽晶片（約2.5–3.5 ppm/°C）相差顯著。在數百瓦功耗導致晶片溫度反覆劇烈波動時，這種CTE失配足以使微凸點承受遠超疲勞極限的熱機械應力，最終引發開裂失效。矽中介層與邏輯晶片、HBM同為矽材料，CTE天然匹配，從根源上消除了這種大規模微凸點疲勞風險。同時，矽中介層可利用成熟的前段/後段半導體工藝——如Cu/SiO₂或Cu/SiN大馬士革鑲嵌、深矽刻蝕Bosch工藝——實現高縱橫比（單晶圓級可超過10:1）、深亞微米的佈線能力，單顆中介層便可承載數萬條片間互連。更為關鍵的是，矽中介層可整合深溝槽去耦電容（DTC，Deep Trench Capacitor）、無源器件乃至部分供電網路，將板級噪聲抑制從封裝基板層面提前到晶片近端完成。

核心結構與訊號/電源路徑

矽中介層本質上是一片經後端工藝加工的高電阻率矽晶圓，其厚度通常在100微米量級，具體依世代而異。其互連結構從上到下包含：頂部金屬再分佈層（RDL，Redistribution Layer），採用大馬士革銅工藝，層數和線寬/間距可類比成熟邏輯後段（如數微米級工藝）；TSV，垂直貫穿矽襯底，內填充銅或鎢，深寬比可超過10:1；底部RDL與C4凸點，連線至有機基板。

從訊號與電源路徑視角觀察：HBM到邏輯晶片的高速資料訊號並不經過TSV，僅經過中介層頂部的RDL走線，物理路徑極短，實現極小RC延遲，這是板級走線無法企及的低功耗低延遲優勢。電源則從有機基板通過C4焊球流入底部RDL，經TSV連線到頂部RDL再分配到晶片，TSV的直流電阻和寄生電感直接影響IR壓降，因此中介層的電源分配網路（PDN，Power Delivery Network）設計需要精確模擬與最佳化。部分方案在中介層內整合DTC以實現近端高頻解耦，有效抑制動態電壓波動。

        _________       _________  
       |  HBM    |     | Logic   |  
       |  Stack  |     | Die     |  
        ———μbump———   ———μbump——
       |     Top RDL & Passivation      |
       |     (High-density wiring)      |
   ———  Silicon Substrate with TSVs  ——— 
       |    Bottom RDL & Passivation    |
       |     C4 bumps (solder)          |
       |◄—— Organic Substrate (PCB) ——►|

（示意：典型2.5D矽中介層截面。TSV連線正面微凸點到背面焊球。訊號主要在頂部RDL橫向傳輸，電源需穿越TSV縱向傳輸。）

關鍵工藝

TSV製造是中介層工藝的核心。流程上可分為先通孔（Via-First）或後通孔（Via-Last）兩種路線：在完成正面RDL之前或之後蝕刻盲孔，經隔離層（通常為SiO₂）、阻擋層（Ta/TaN或Ti/TiN）、種子層沉積，再電鍍填充銅，最後背面研磨露頭。臨時鍵合與解鍵合處理薄晶圓是關鍵工程挑戰，鍵合膠的選擇與去除工藝直接影響晶圓破片率。大面積無缺陷電鍍與CMP平坦化要求極高，任何微小缺陷都可能導致整顆大型中介層良率喪失。與晶片互連的微凸點間距（典型40~55微米，公開報道範圍）直接決定I/O密度，間距越小互連密度越高，但對組裝的精度和底填材料流動性提出更嚴苛要求。

技術演進史

• 2011年前後：Xilinx推出採用台積電CoWoS‑S的Virtex‑7 2000T FPGA，首次將四個邏輯片通過矽中介層互連，面積達到約800 mm²級別，證明2.5D封裝量產可行，成為矽中介層商業化應用的標誌性事件。
• 2014–2016年：JEDEC正式釋出HBM初代標準（JESD235），矽中介層成為HBM與邏輯晶片連線的標配橋樑。NVIDIA P100等資料中心GPU開始採用該方案，中介層面積擴大至約800–1000 mm²級別，市場開始關注其成本與良率挑戰。
• 2018–2020年：台積電通過拼接曝光技術將中介層尺寸推至2–3倍光罩極限（約1600–2500 mm²），並引入深溝槽電容以改善電源完整性。同期，三星推出I‑Cube方案，定位類似CoWoS‑S；英特爾則另闢蹊徑，以EMIB（Embedded Multi-die Interconnect Bridge）嵌入區域性矽橋於有機基板中，避開大面積矽中介層的良率與成本困境。
• 2021–2023年：生成式AI需求爆發，CoWoS‑S產能成為整個AI晶片供應鏈的核心瓶頸。台積電快速推出CoWoS‑L（區域性矽橋+有機中介層）和CoWoS‑R（全有機中介層），表明即使在高階HPC領域，矽中介層也並非唯一解決方案，技術路線開始分化。
• 當前至2025年：中介層RDL線寬向0.5/0.5 µm以下持續微縮，業界前沿探索混合鍵合實現邏輯與中介層的直接銅-銅連線，以進一步減小組間間距（有望低於10微米），進入類3D互連密度區間。

關鍵引數

• RDL互連密度：最小線寬/間距（L/S，Line/Space）直接決定頻寬密度。當前高階矽中介層RDL L/S已推進至0.5/0.5 µm或更優（公開資料來源：台積電技術研討會），業界持續追求更小L/S以容納更多訊號線路。
• 中介層最大可製造面積：受光罩尺寸拼接良率限制，通常極限為2–3倍光罩面積（約1600–2500 mm²，行業估算）。超出此範圍，翹曲與組裝良率陡降，且產率成本非線性攀升。
• TSV特性：深寬比可達10:1以上；單通孔典型電阻值約數十至數百mΩ（具體依填充材料與尺寸而異）；TSV密度通常在每平方毫米數個至數十個通孔（公開報道），寄生電容需在高速訊號路徑中審慎管理。
• 電源完整性：中介層內PDN阻抗需低於目標值以保證動態電壓降在允許範圍內。片上電容與中介層整合DTC共同補償高頻瞬態電流。
• 熱機械可靠性：晶片-中介層-基板多層結構的CTE失配應力通過底填材料緩解，底填的玻璃化轉變溫度（Tg）、模量與流動性為核心選擇指標。熱迴圈測試條件（如-55°C至+125°C，JEDEC標準）下要求數千次迴圈後無電氣失效。

技術路線對比（量化表）

專案	矽中介層 (2.5D, 如CoWoS‑S)	矽橋 (EMIB/CoWoS‑L)	有機中介層 (CoWoS‑R)	3D 堆疊 (如SoIC/X‑Cube)
互連密度	極高（類片上金屬層，L/S達亞微米）	高（僅區域性區域高密度）	中（受有機基板工藝限制，L/S約10 µm級）	極高（微凸點或混合鍵合，間距可低於10 µm）
可整合晶片面積	超大（超過3倍光罩拼接）	不受單片矽限制	極大（面板級可擴充套件）	受限於晶片自身面積
CTE匹配	與矽晶片相同（~3 ppm/°C）	區域性矽匹配	較差（有機介質~15–18 ppm/°C需緩衝層）	晶片間優良
量產良率	大尺寸時挑戰高	簡化，良率較高	良率高	堆疊層數增加良率指數下降
相對成本	高（矽面積大、TSV眾多）	中（僅區域性使用矽）	中低（有機基板成本較低）	高（複雜散熱與供電設計）
代表工藝	台積電CoWoS‑S、三星I‑Cube	英特爾EMIB、台積電CoWoS‑L	台積電CoWoS‑R	台積電SoIC、三星X‑Cube

（注：互連密度具體數值因廠商工藝節點而異，且多數未公開統一量化標準，上表採用定性比較 [基於公開技術文獻推斷]。）

市場規模與供需分析

需求端

全球AI伺服器出貨量持續攀升，對搭載HBM的高階GPU/ASIC需求爆發。據台積電在法說會（2024年第三季度）的表述，AI相關先進封裝產能（含CoWoS全系）在2024年至2025年仍將處於緊張狀態，需求年均複合增長率超過100%。每顆旗艦AI加速器（如NVIDIA H200/B200系列、AMD MI300X系列）通常需搭配4至8顆HBM堆疊，直接驅動對應數量的大尺寸矽中介層（每顆中介層面積可達1500–2500 mm²不等，行業估算）。除商業晶片外，大型雲端運算及AI公司自研ASIC（推測包括Google TPU系列、Amazon Trainium/Inferentia系列、Microsoft Maia等）進一步增加消耗。

供給端

供給高度集中於台積電。據其2024年7月法說會資料，CoWoS總產能在2024年底規劃達到每月約3.5萬至4萬片晶圓（等效12英寸），並計劃2025年繼續倍增。三星的I‑Cube/ X‑Cube系列為第二供應來源，已獲得部分客戶訂單，但公開產能規模遠小於台積電。英特爾EMIB/ Foveros定位偏重自用，代工業務規模仍處於爬坡早期。OSAT陣營（如日月光控股）正試圖承接晶圓廠溢位或中低端中介層組裝，但在超高階大尺寸矽中介層領域仍以晶圓廠為核心。

價格與資本支出

矽中介層成本與面積強正相關。大型中介層（超2倍光罩）單顆報價可達數十美元（產業鏈估算），約佔整個先進封裝成本的顯著比重。為匹配需求，台積電2024年先進封裝資本支出大幅增加，公開報道稱佔其總資本支出比重已達約10%或更高，並計劃在竹南、中科及南科持續擴建封裝產能。三星亦宣佈2024-2025年對先進封裝投資總額達數十億美元規模。

（注：精確產能、營收數字及單價缺乏各廠商精確可引用的公開細分資料，以上為基於法說會、財報及產業調研的量級估算。）

上下游

上游材料與裝置

• 核心材料：高阻矽晶圓（電阻率通常大於1 kΩ·cm以減少襯底損耗）；TSV填充用高純度銅電鍍液及新增劑、阻擋層靶材（Ti/Ta基）、介質層前驅體（TEOS、矽烷等用於SiO₂/SiN沉積）；臨時鍵合與解鍵合膠（熱塑性或光敏型）；CMP拋光液與墊；微凸點焊料（SnAg系等）。
• 關鍵裝置：深矽刻蝕機（Bosch工藝，科林研發、應用材料、東京電子主導）；PECVD/CVD沉積裝置；PVD濺射臺；銅電鍍系統（如Lam Sabre系列等）；CMP機臺；晶圓鍵合/解鍵合系統（臨時鍵合及永久鍵合）；AOI與缺陷檢測裝置（科磊等）。2024年，上述裝置供應商的先進封裝相關訂單普遍錄得顯著年增率增長（具體漲幅各公司未精確揭露）。
• EDA工具：多物理場模擬（熱-應力-電耦合）、2.5D/3D版面配置佈線、PDN分析、訊號完整性提取。Cadence、Synopsys、西門子EDA已推出針對台積電3Dblox標準的參考流程。

下游應用與客戶

• AI加速器：NVIDIA H100/H200/B200系列，AMD Instinct MI300X系列，以及Google、Amazon、Microsoft等自研ASIC。這些產品構成當前最大需求引擎。
• HBM供應商：SK海力士（截至2024年HBM市場份額第一，佔約50%以上，來源：TrendForce 2024年報告）、三星、美光。HBM與邏輯晶片配對使用時均需中介層連線。
• 其他高效能運算晶片：高階網路交換晶片（如博通Tomahawk 5）、FPGA（如Intel Agilex 7 / Xilinx Versal Premium已轉向更復雜的整合方案）、軍用/航天抗輻射處理器等。此部分市場總量遠小於AI加速器。

玩家對比與競爭格局

參與角色	代表公司	關鍵技術與定位
晶圓廠 (Foundry/IDM)	台積電（CoWoS‑S/L/R）	全球最大、最完整的2.5D/3D封裝平台，2024年佔據矽中介層市場主導份額（行業估計超80%）。產能最大且技術領先。
	三星（I‑Cube、X‑Cube）	I‑Cube對標CoWoS‑S，X‑Cube為3D堆疊。2024年獲部分AI晶片訂單，正積極爭奪晶圓代工+先進封裝捆綁訂單以擴大份額。
	英特爾（EMIB、Foveros）	EMIB以區域性矽橋規避大面積矽中介層，Foveros/Terascale面向3D與大型封裝。目前主要支援內部產品，代工外部客戶仍處初期。
OSAT（封測代工）	日月光控股（ASE）、安靠（Amkor）	擁有矽中介層組裝和測試能力，承接晶圓廠溢位訂單並提供類CoWoS解決方案。部分高階中介層仍需與晶圓廠合作完成。日月光2024年先進封裝營收佔比逐步攀升。
基板/載板	欣興電子、Ibiden、三星電機	提供承載中介層的高階ABF載板（層數可達16層以上）。大尺寸ABF載板與矽中介層形成互補供應鏈，高階載板產能同樣緊俏。
裝置材料	應用材料、科林研發、東京電子、信越化學、JSR	受益於先進封裝產能擴張週期，裝置訂單和材料消耗量明確增長。國產替代廠商（電鍍液、CMP、臨時鍵合膠等）處於送樣驗證階段，市場佔有率低（公開資料未見大規模量產匯入）。

風險與不確定性

• 產能集中度過高：全球超80%的高階矽中介層產能實質掌握於台積電（行業估算），地緣政治風險、自然災害或廠區意外可瞬間衝擊全球AI晶片供給。
• 技術路線分流：CoWoS‑L（區域性矽橋+有機中介層）和CoWoS‑R（全有機中介層）在成本和大尺寸可擴充套件性上更具優勢。若未來AI客戶為控制成本向上量而降低峰值頻寬需求，部分訂單可能從全矽中介層轉向這些替代方案，侵蝕矽中介層獨佔地位。
• 大尺寸良率天花板：中介層面積超過3倍光罩後，拼接曝光導致的良率損失和晶圓翹曲問題非線性加劇，可能使單顆合格品成本難以隨規模線性下降。
• 面板級封裝競品：有機中介層若基於面板級工藝（如510mm×515mm面板）實現，其單位面積成本可大幅低於12英寸晶圓級矽中介層，在成本敏感型應用中具有顛覆性潛力。但當前面板級有機工藝的線寬/間距精度仍遠不及矽（公開資料未見亞10μm L/S量產案例）。
• 供應鏈零元件瓶頸：ABF載板、臨時鍵合膠、特定刻蝕裝置交期延長均可能導致矽中介層整體產能擴張不及預期。

誤讀糾偏

• 誤讀：矽中介層就是3D封裝。 糾偏：矽中介層屬於2.5D封裝範疇——晶片並排水平置於同一中介層上實現高密度互連；3D封裝指的是晶片垂直堆疊，通過微凸點或混合鍵合實現層間直接通訊（典型如台積電SoIC、三星X‑Cube）。兩者結構層級不同，常組合使用（如中介層上再疊加3D堆疊），但不能混為一談。
• 誤讀：所有CoWoS都用矽中介層。 糾偏：台積電官方將CoWoS分為三種：CoWoS‑S（使用整片矽中介層），CoWoS‑L（在大尺寸有機中介層中嵌入區域性矽橋，替代全面矽中介層），CoWoS‑R（全有機中介層，無矽介質）。只有CoWoS‑S採用全片矽中介層，其他版本是針對不同價效比需求的折中方案。2024-2025年CoWoS‑L產能佔比預期顯著提升。
• 誤讀：矽中介層將完全被有機中介層或直接鍵合取代。 糾偏：有機中介層（如CoWoS‑R）和直接銅-銅混合鍵合（如SoIC直接晶圓對晶圓鍵合）各有應用場景，但有機基板線上寬/間距極限（當前仍顯著大於矽RDL的0.5μm級）和CTE匹配上存在物理上限。混合鍵合要求晶片面積相同，且散熱與應力問題在大型晶片中極為複雜。對於追求絕對極致頻寬的超旗艦AI晶片，大尺寸矽中介層在未來3-5年內仍是不可替代的保底選項，更可能的情況是三種技術長期共存，按需組合。

最新事件

• 2024年Q3–Q4：台積電CoWoS產能加速擴張：台積電宣佈2024年底CoWoS月產能達3.5萬–4萬片，並將在2025年底進一步擴至約7萬片以上（2024年第二季度法說會資料）。同時，首次明確有部分CoWoS‑S產能外包給封測合作伙伴以加速交貨。
• 2024年：三星先進封裝訂單突破：三星於2024年第三季度法說會揭露獲得“主要客戶”的AI晶片2.5D封裝訂單，被認為是I‑Cube的重要商業進展。具體客戶名稱和訂單規模未公開。
• 2024年：英特爾18A節點搭配先進封裝：英特爾在2024年Intel Innovation大會上公佈Clearwater Forest至強處理器將採用Foveros Direct混合鍵合，展示其先進封裝距矽中介層路線的獨立性。
• 2024年：日月光與台積電合作伙伴關係深化：日月光控股於2024年多次在投資者會議上表示與主要晶圓代工廠合作提升先進封裝產能，市場推測其承接部分CoWoS後段製程。
• 2025年初：行業報道HBM4定義進一步明確：行業報道HBM4標準有望進一步拓寬介面位寬至2048位，並對中介層或直接互連提出更高訊號密度要求，進一步拉高對L/S需求。JEDEC尚未正式釋出HBM4規範（公開資料）。

追蹤指標

• 台積電季度法說會CoWoS產能數字與擴張計劃：直接反映供給側瓶頸緩解節奏。
• NVIDIA/AMD季度財報資料中心GPU出貨量與封裝製程選型：反映需求端及封裝技術路線落地情況。
• 三星半導體季度報告先進封裝進展：I‑Cube/X‑Cube客戶匯入數量與產能規劃，判斷競爭格局變化。
• 主要OSAT（日月光、安靠等）先進封裝營收佔比變化：觀察矽中介層製造是否從晶圓廠向OSAT逐步轉移。
• 關鍵裝置商（應用材料、科林研發、東京電子）訂單出貨比及發貨延遲：判斷擴張真實落地速度。
• HBM3e/HBM4標準演進與介面位寬：決定中介層最低互連密度要求，追蹤JEDEC標準動態。
• CoWoS‑L相對於CoWoS‑S的產能佔比變化：可揭示市場對全矽中介層與區域性矽橋方案的偏好變化方向。

信源

• 台積電季度法說會投資者簡報及公開技術研討會資料（2024–2025年度）
• IEEE ECTC 2023/2024會議論文：矽中介層工藝進展與可靠性研究
• Yole Group：《Status of the Advanced Packaging Industry 2024》年度報告
• TrendForce：《HBM Market Tracker》2024年季度報告
• SK海力士、三星半導體、美光技術部落格及HBM白皮書
• 日月光控股、安靠科技季度投資者演示材料（2024年度）
• 應用材料、科林研發集團年報及投資者日演示（2024年度）
• JEDEC JESD235系列標準（HBM規範）

宣告：本文中未標註精確數值來源的技術引數為基於公開行業慣例的定性描述或合理估算，具體規格以各廠商正式技術檔案為準。所有市場規模、份額及產能數字均基於已標註來源的公開資訊整理，不構成任何形式的投資建議。技術路線的優劣分析僅基於物理特性與產業鏈資訊，不代表對任何公司或產品的推薦。