200G/lane 光互連

3 秒看懂

200G/lane 光互連，指光模組中每個獨立光學傳輸通道（單 lane）的介面速率達到 200 Gbps（即 200 億位元每秒）。它是繼當前 100G/lane 大規模產業化之後的下一代單波長速率標準，是建置 1.6T（8×200G）乃至 3.2T（16×200G）光模組的核心技術基座，專門服務於 AI 算力叢集對資料吞吐量與能效比的極致需求。該技術將單通道資料承載能力翻倍，為 GPU 叢集突破頻寬瓶頸、降低系統總功耗提供了不可替代的物理層支撐。

3 分鐘產業解釋

AI 大型模型訓練中，GPU 間的光互連已從“能用就行”的輔助角色，演變為決定算力擴充套件邊界的硬約束。截至 2025 年第 1 季度，北美雲端運算廠商已大規模部署 800Gb/s 光模組，其內部普遍採用 100G/lane（8×100G）方案。然而，XPU（各類高效能處理器）單通道 SerDes 正向 200Gb/s 快速演進，與之匹配的光引擎必須同步躍遷至 200G/lane，否則網路側頻寬將成為整個計算系統的瓶頸。

200G/lane 光互連並非單純的速率翻倍，它觸發了一系列深刻的技術體系變革：

功耗牆突破：單通道速率翻倍，傳統可插拔光模組中的重定時 DSP（數字訊號處理器）功耗將失控。據 2025 年中國光通訊行業協會評測報告估算，800G 可插拔模組中 DSP 功耗已佔全模組約 40%–50%【公開資料未見具體廠商實測值】。200G/lane 場景下，若不改變架構，DSP 功耗佔比可能進一步上升。這倒逼 LPO（線性驅動可插拔光學） 甚至 CPO（光電共封裝） 方案加速落地，以去除或大幅簡化 DSP 功能，將功耗 pJ/bit 向更低目標推進。

調變技術抉擇：100G/lane 依託 53.125 GBaud PAM4（4 階脈衝幅度調變）已逼近現有光電器件的頻寬極限。衝刺 200G/lane，產業必須在更高階調變（如 PAM6、PAM8）與更高速率光電器件（>70 GHz 頻寬雷射器/探測器）之間做出路徑選擇。這一抉擇將深刻影響未來 2–3 年的供應鏈格局。

簡言之，200G/lane 是光互連從“可插拔紅利期”進入“矽光+高階封裝”深水區的分水嶺，是 AI 算力能效比競賽的核心戰場之一。對於產業參與者而言，能否在 200G/lane 時代佔據技術定義權，將決定其在 1.6T 及以上市場的長期競爭地位。

技術原理

核心概念：Lane 與波特率的物理含義

Lane（通道）：指一個獨立的光學發射-接收對，在物理上通常對應一根光纖（或多模光纖中的一個波長，或單模光纖中的一個波長通道）。每個 lane 可獨立承載一個高速資料流。光模組的總速率由單 lane 速率與 lane 數量的乘積決定。

速率關係：通道速率 = 符號率 (Symbol Rate) × 每符號承載位元數。每符號承載位元數由調變階數決定，公式為：每符號位元數 = log₂(調變階數)。例如，PAM4 調變階數為 4（對應 4 個電平幅度），每符號承載 2 位元；PAM6 調變階數為 6，每符號承載約 2.58 位元；PAM8 調變階數為 8，每符號承載 3 位元。

以 100G/lane 當前主流方案為例：53.125 GBaud × 2 bit/符號 (PAM4) ≈ 106.25 Gbps，扣除 FEC（前向糾錯）開銷（約 6%–7%）後淨速率正好為 100 Gbps。

對於 200G/lane 目標速率，需要在符號率和調變階數之間取得平衡，這是當前產業爭論的焦點。

調變方案推演（當前標準未定，處於技術預研階段，截至 2025 年 Q2）

要實現 200G/lane，行業存在兩種技術博弈思路：

思路一：PAM4 線性延續（保守派）

保持 PAM4 調變（每符號 2 位元），符號率需推至 ~106 GBaud（計入 FEC 開銷後）。此路徑對任何光電器件都屬於極限壓榨，要求：

光器件的 3dB 頻寬高於 70 GHz（理想值 >75 GHz）；
電通道的插入損耗和回波反射極度苛刻，PCB 板材與聯結器全鏈路需重新設計；
接收端需要高複雜度的數字均衡器（FFE/DFE 抽頭數大幅增加），DSP 複雜度與功耗隨之上升。

此路徑的優點是產業鏈可完全延續 PAM4 生態，相容性好；缺點是功耗與成本可能持續惡化，與 AI 叢集追求的能效目標相悖。

思路二：高階調變變換（激進派）

採用 PAM6（每符號約 2.58 位元）或 PAM8（每符號 3 位元），可將符號率分別降至約 77 GBaud 或約 67 GBaud，從而降低對光電器件頻寬的硬性要求。代價是：

訊雜比（SNR）要求顯著上升，鏈路功率預算下降（約 2–3 dB 損失）；
收發端對非線性失真更為敏感，數字訊號處理（DSP）複雜度不降反升；
與 LPO 去除 DSP 的核心理念相悖——LPO 追求線性直驅，難以處理高階調變的複雜失真。

標準化組織（如 IEEE 802.3dj、OIF）與頭部晶片廠商仍在就最終方案進行權衡，預計 2025 年下半年至 2026 年上半年應出現明確收斂訊號【公開資料未見具體決策時間表】。

發射與接收鏈路示意

[電 SerDes 200G TX] → [驅動電路 (Driver)] → [光發射機 (EML/矽光調變器)] → [光纖]
[光纖輸出] → [光接收機 (PD/APD)] → [跨阻放大器 (TIA)] → [電 SerDes 200G RX]

在傳統可插拔架構中，Driver 之前和 TIA 之後各有一枚重定時 DSP 晶片，負責訊號均衡、時鐘恢復與 FEC 編解碼。200G/lane 場景下，該 DSP 的功耗預計將超過整顆模組的 50%，這直接推動產業向以下兩個方向演進：

LPO：去除 DSP，僅保留 CTLE（連續時間線性均衡器）等簡單模擬處理，由 ASIC/XPU 側的 SerDes 完成數字均衡。
CPO：將光引擎與交換晶片共封裝，射頻走線極短，大幅降低損耗，可簡化甚至省略 DSP。

鏈路預算與訊號完整性解析

200G/lane 光互連的工程挑戰可從鏈路預算角度定量理解。以資料中心內部 100m SR（短距）場景為例：

發射端：光調變幅度 (OMA) 需滿足接收端靈敏度要求，同時眼圖模板餘量要求嚴格。PAM4 的 3 個眼圖開口（上眼、中眼、下眼）均需保持足夠的垂直張開度。
光纖傳輸：多模光纖（OM4/OM5）與單模光纖（SMF）的選擇。SR 場景傾向 VCSEL+多模，但 VCSEL 頻寬提升至 >70 GHz 存在巨大材料瓶頸；因此 200G/lane SR 可能轉向基於矽光或 EML 的單模方案，成本面臨上升壓力。
接收端：接收靈敏度典型要求在 –6 dBm 至 –8 dBm（OMD 測量），FEC 前 BER 需控制在 2E-4 量級（PAM4 典型 FEC 糾正門限），FEC 後 BER < 1E-15。

產業正在探索包括 PAM4 部分響應、Tomlinson-Harashima Precoding（THP）等高階均衡技術，以在有限的鏈路預算內實現 200G/lane 傳輸。公開資料顯現，頭部廠商 2025 年已展示基於 THP+MLSE（最大似然序列估計）的 200G/lane 實驗樣機，但距離高良率量產仍有距離【C114 通訊網 2025 年報道】。

關鍵引數

引數維度	100G/lane 基準值（當前）	200G/lane 目標值（1–2 年視窗）	說明
單 lane 速率	100 Gbps	200 Gbps	目標翻倍，電氣介面 CEI-224G 已標準化預備
調變格式與符號率	PAM4，約 53.125 GBaud	PAM4 ~106 GBaud / PAM6 ~77 GBaud（待收斂）	最終選擇將決定光電器件頻寬需求與功耗天花板
光器件 3dB 頻寬	≥35 GHz	≥70 GHz（PAM4 路線）/≥50 GHz（PAM6 路線）	EML、微環調變器、VCSEL 均面臨材料與結構極限
誤位元速率（BER）	FEC 後 <1E-15	FEC 後 <1E-15，FEC 前 <2E-4	模擬鏈路原始 BER 要求極度嚴苛
功耗（pJ/bit）	約 15–20 pJ/bit（可插拔）【行業估算】	<10 pJ/bit（CPO/LPO 目標）【定性要求，行業共識】	降 30%–50% 才能支撐百萬卡叢集總功耗預算
時延	納秒級（DSP 重定時引入）	亞納秒級至數納秒（LPO 可消減重定時時延）	分散式訓練對同步時延高度敏感
傳輸距離	SR ~100m, DR/FR ~500m–2km	SR（首要攻克），DR/FR 納入標準化展望	CPO 主攻機架內/機架間 <500m
通道數量	8×100G → 800G 模組	8×200G → 1.6T；16×200G → 3.2T	通道數增加帶來封裝密度與散熱新問題
可靠性（FIT）	成熟可插拔模組 FIT < 200	CPO 場景需將 FIT 控制在 < 100（目標）【行業定性要求】	雷射器陣列、矽光晶片無故障執行要求指數級上升

注：FIT（Failures In Time，單位時間失效數）= 每 10^9 小時失效次數。

技術路線

路線一：可插拔 LPO 演化路徑（相容優先）

核心思路：保留 QSFP-DD/OSFP 等標準封裝形態和可插拔介面，通過去除模組內部的 DSP 晶片，由裝置側 ASIC/XPU 的 SerDes 承擔訊號均衡功能，將模組簡化為“線性電-光變換器”。

優勢：

相容現有機房運維體系（即插即用）；
供應鏈成熟度高，成本下降路徑清晰；
2024–2025 年 800G LPO/LRO 已由部分廠商如中際旭創、新易盛實現小批量出貨，驗證了基本可行性。

200G/lane 適應性挑戰：

SerDes 至光引擎的 PCB 走線長度必須極短（< 100mm），訊號完整性難以保證；
去除 DSP 後的模擬鏈路對雷射器非線性、溫度漂移極為敏感，需引入額外模擬補償電路；
200G/lane 的奈奎斯特頻率約 50 GHz（PAM4），直接增加了射頻損耗與串擾風險。

代表性推動者：Broadcom、Marvell（電晶片側支援），中際旭創、新易盛等模組廠商（模組側版面配置）。

路線二：CPO 共封裝路徑（顛覆式創新）

核心思路：將光引擎直接與交換晶片/XPU 晶片通過 2.5D/3D 高階封裝整合在同一基板上，以微米級電氣互連替代傳統可插拔的數十釐米 PCB 走線，從根本上消除射頻瓶頸。

優勢：

功耗 pJ/bit 天花板最高（長遠可達 <5 pJ/bit）；
前面板密度極限大幅提升（無光模組實體佔據面板空間）；
適用於下一代 51.2T/102.4T 交換晶片的 I/O 需求。

200G/lane 適配性：

射頻走線極短，對 200G/lane 的電訊號完整性天然友好；
雷射器整合在基板上，散熱管理和光源冗餘備份成為關鍵工程問題；
生態封閉，運維模式顛覆（不可現場插拔，需整板替換），對雲端廠商的運維體系衝擊較大。

代表性推動者：Intel（矽光子 CPO 平台）、Broadcom（Bailly 平台）、Ayar Labs（晶片級光 I/O）、Ranovus。

截至 2025 年第 1 季度的產業化狀態：CPO 仍處於樣機和小批次試產階段，大規模商用的核心障礙在於光晶片可靠性驗證、封裝良率提升以及行業標準化協同。LightCounting 預計，CPO 在資料中心光互連中的滲透率將在 2028 年達到 10%–15%【2024 年預測值】。

路線三：矽光整合+薄膜鈮酸鋰（新興變體）

矽光整合可以大幅壓縮光器件體積並提升整合度；薄膜鈮酸鋰（TFLN）調變器以極低驅動電壓和超高頻寬著稱，理論上更適合 200G/lane 的 PAM4 高壓榨模式。當前產業處於驗證期，國內熹聯光芯、賽麗科技等初創企業與研究機構正在積極版面配置。公開資料尚未見成熟量產能力揭露。

技術路線對比表

維度	可插拔 LPO (200G/lane)	CPO (200G/lane)	100G/lane 可插拔（當前基準）
封裝形態	可插拔模組 (QSFP-DD/OSFP)	基板共封裝，不可熱插拔	可插拔模組
功耗目標 (pJ/bit)	10–15	5–10	15–20
射頻走線損耗	中等（PCB 走線）	極低（封裝內互連）	中等
運維相容性	高（即插即用）	低（整板替換）	高
供應鏈成熟度	中，2025 年部分起量	低，量產良率待提升	高，2025 年已大規模
1.6T 產品推向市場預期	2026 年（首發樣機/小量）	2027 年（小批次試產）	2024 年已商用

市場參與者須根據自身客戶結構、技術儲備和對風險溢價的判斷，在上述路線之間進行資源投入與時間卡位決策。

宣告：以上內容為依據客觀事實與產業現狀的整理，不構成任何投資建議。

上游

200G/lane 光互連的上游產業鏈由電晶片、光晶片、封裝材料與測試裝置構成，各環節技術壁壘與國產化程度差異顯著。

電晶片（SerDes / DSP / Driver / TIA）

電晶片決定了 200G/lane 光互連的訊號發射質量與接收均衡能力，是整個技術生態的關鍵樞紐。

SerDes (序列器/解串器)：提供原生 200Gbps 電訊號發射與接收能力。Broadcom 在 2024 OCP 峰會上展示了基於 5nm 工藝的 224G SerDes IP，Marvell 推出了相應的 200G DSP 平台。截至 2025 年第 1 季度，國產電晶片廠商在 224G SerDes 領域尚處於追趕階段，公開資料未見可商用量產的產品資訊。
DSP 晶片 (數字訊號處理器)：負責 FEC 編解碼、自適應均衡（FFE/DFE）和時鐘資料恢復。200G/lane 的 DSP 要求處理能力與功耗之間取得精巧平衡。Broadcom、Marvell 佔據主要份額，聯發科、Credo 等亦有版面配置。
高頻寬線性 Driver 與 TIA：Driver 需在高達約 70 GHz 的 3dB 頻寬下為雷射器提供足夠驅動電流並保持良好線性度；TIA 需具備同等頻寬、較高跨阻增益（應對 PAM4 多電平還原）以及優異的噪聲係數。Inphi（已併入 Marvell）、MACOM、Semtech 等海外廠商優勢明顯。

光晶片（雷射器 / 調變器 / 探測器）

200G/lane 對光晶片的頻寬要求前所未有。

EML 雷射器（電吸收調變雷射器）：當前 100G/lane 的工業主力，需將 3dB 頻寬提升至 70 GHz 以上。三菱、Lumentum 等日美廠商技術儲備深厚，國產光迅科技、華工正源 2024–2025 年有 EML 量產突破，但 >70 GHz 超寬頻 EML 尚處於研發或早期取樣階段【部落格灣引用 2025 年行業資訊，具體量產節點未揭露】。
矽光調變器（微環/MZ 調變器）：矽光平台可通過微環諧振器實現緊湊、低功耗的調變，理論上支援 100 GBaud 以上操作。Intel、Ayar Labs、國內賽麗科技等推進活躍。矽光的優勢是整合度高、成本結構好，產業挑戰在於調變效率與熱穩定性的兼顧。
高速 PIN/APD 探測器：對 200G/lane PAM4 而言，探測器需具有 >70 GHz 頻寬，同時保持較高響應度和大光電流注入下的線性度。日系廠商（如住友電工）領先，國內三安整合、敏芯半導體等已版面配置。
VCSEL（垂直腔面發射雷射器）：傳統多模 SR 場景的主力光源，但 VCSEL 的頻寬提升至 >50 GHz 以上存在嚴重的弛豫振盪頻率限制與電流密度問題。200G/lane SR 可能被迫轉向基於單模 VCSEL 或矽光方案，產業方向尚未明確【C114 通訊網 2025 年報告曾提及該挑戰】。

封裝與基板

200G/lane 對封裝與互連提出極高要求。

先進封裝基板：用於矽光引擎與電晶片的 2.5D/3D 混合封裝，需要極精細的 RDL（重佈線層）與 TSV（矽通孔）工藝。日月光、台積電、Amkor 等封裝巨頭佔據主導，國內長電科技、通富微電在部分環節有所突破。
空芯光纖（前瞻方向）：空芯光纖將光訊號約束在空氣芯中傳輸，理論時延比標準單模光纖降低約 30%，且非線性效應極低。2025 年中國信通院《資訊光子技術發展與應用研究報告》將其列為前瞻技術方向。微軟、康寧等已開展資料中心內空芯光纖互聯的試點【C114 引用】。若空芯光纖與 200G/lane 光模組結合，可進一步降低端到端時延，但成本尚遠高於傳統光纖，預計 2028 年前以試驗性部署為主。

測試裝置

200G/lane 物理層測試需要配備 120 GHz 以上頻寬的取樣示波器、光調變分析儀、向量網路分析儀等高階儀器。是德科技（Keysight）、安立（Anritsu）、EXFO 等外企主導，國內有待填補空白。

下游

下游需求方以北美及中國的大型雲端服務商（Hyperscaler）與智算中心建設方為核心驅動力，需求特徵為“對頻寬飢渴、對功耗敏感、對可維護性有不同訴求”。

雲端與智算中心

北美市場（2025 年第 1 季度現狀）

北美頭部 Hyperscaler 的 AI 叢集已大規模部署 800G 光模組（100G/lane），並向 1.6T 光模組方向規劃。通常採用 DGX 類架構，GPU 與光模組比例約為 1:2 至 1:3。LightCounting 資料顯示，2024 年全球 800G 光模組出貨量約 150 萬–180 萬隻（行業估算，未取得精確值），主要貢獻來自北美。

200G/lane 的主要驅動力是將 800G 的 8 通道升級為 1.6T 的 8×200G 通道，在同樣的前面板密度下實現總頻寬翻倍，同時控制單 Gbit 功耗。

中國市場（2025 年第 1 季度現狀）

國內智算中心建設呈現獨特的需求特徵。以華為 CloudMatrix“384”超節點架構為代表，為突破單卡視訊記憶體與算力限制，超節點內部需要極大量的光互連連線 GPU，使得 GPU 與光模組的配比大幅高於海外主流架構，達到 1:18 以上【C114 通訊網 2025 年報告引用】。這意味著同等 GPU 算力建設規模下，國產智算中心對 200G/lane 光模組的潛在需求乘數效應可能更高。

同期，百度、阿里、字節跳動等網際網路廠商亦在推動自研交換器與高速互連方案，對 200G/lane 技術進展保持緊密關注。中國的 200G 光模組（總速率）市場 2025 年年增率增長約 32.7%【部落格灣 2025 年引用中國光通訊行業協會資料】，該資料涵蓋 200G 總速率模組，反映高速光模組整體高景氣。

資料中心交換器

資料中心交換器容量與光模組埠速率之間存在嚴格的匹配關係。

當前主流：25.6T 交換晶片（如 Broadcom Tomahawk 4），支援 64×400G 或 32×800G 埠。
已釋出並進入小批次：51.2T 交換晶片（Tomahawk 5），支援 64×800G 或 128×400G 埠，這是 800G 光模組規模化部署的直接推手。
下一跳：102.4T 交換晶片（未來 2–3 年），預計將原生支援 64×1.6T 埠（200G/lane × 8），成為 200G/lane 1.6T 光模組大規模商用的催化劑【LightCounting 2024 預測，其公開摘要可見】。

從交換器到伺服器/GPU 的連線，200G/lane 1.6T 光模組最終將嵌入到一個由 NIC/DPU→第一級交換→第二級交換構成的多層次 AI 叢集網路中。

超大規模連線架構需求差異

下游客戶對 200G/lane 產品形態存在分化式需求：

Hyperscaler A（典型北美）：傾向可插拔 LPO 1.6T，保障運維靈活性，逐步試驗 CPO。
Hyperscaler B（典型中國部分架構）：對 CPO 或超簡封裝有探索興趣，以適應超高密度機架互聯。
非 AI 應用（傳統企業資料中心）：由於成本敏感，仍將在 100G/lane 方案上停留更久，對 200G/lane 的遷移速度明顯慢於 AI 叢集。

宣告：市場預測值引自第三方行業機構，可能隨產品量產進度而變動。

受益公司

200G/lane 光互連將從技術、客戶關係和供應鏈地位三個維度重塑產業鏈價值分配。以下公司均為已被行業公開資訊或市場客觀資料提及的相關方，列示僅供產業鏈梳理，不構成任何投資建議。

A 類：高速光模組與光引擎廠商（直接受益於速率升級與出貨量增長）

中際旭創（Zhongji Innolight）：全球高速資料通訊光模組龍頭。根據 LightCounting 2024 年全球光模組廠商排名（基於銷售額），中際旭創位列前三。公司在 800G 大規模交付上領先，並公開表示 1.6T 產品有序推進（基於 200G/lane 技術）。LPO 版面配置亦屬積極，2025 年第 1 季度已有 800G LPO 出貨記錄【詳見公司公開交流紀要及行業報道】。產能方面，公司蘇州、馬來西亞等基地總產能持續擴張，公開資料未見具體數字揭露。
新易盛（Eoptolink）：海外 Hyperscaler 核心供應商之一，在低功耗設計和 LPO 方案上技術競爭力較強。公司 2024 年年報揭露，其境外營收佔比較高，北美客戶佔比顯著【具體數字參見公司年報】。200G/lane 時代受益於客戶對功耗控制的強烈需求。
Coherent（原 II-VI）：全球光模組與光器件垂直整合能力最強的廠商之一，擁有 EML 雷射器、DSP 及光模組一體化版面配置，1.6T 模組處於客戶驗證階段。
華為（Huawei）：自研光模組能力深度版面配置，服務於自有交換器與全光架構產品體系。華為 CloudMatrix 超節點架構中對光互連的需求可能主要來自內部供應及部分外部採購，具體模組外採比例公開資料未揭露。
Lumentum：光晶片（EML、DML）與模組垂直整合廠商，受益於 200G/lane 對超高頻寬 EML 的需求增長。
華工正源、光迅科技等：國內高速光模組傳統廠商，在 100G/lane 產品上已取得一定份額，已啟動 200G/lane 產品的預研版面配置。產能及進度公開資訊較少。

B 類：電晶片平台廠商（決定生態節奏的關鍵環節）

Broadcom：SerDes 與 DSP 的絕對領先者。其 224G SerDes IP、Peregrine 等下一代 DSP 平台將直接掛鉤 200G/lane 光模組的上市節奏。Broadcom 的 CPO 路線（Bailly 平台）同樣備受產業關注。
Marvell：收購 Inphi 後擁有完整的驅動/TIA/DSP 產品線與光模組 DSP 市場約 30% 以上份額（行業估算，2024 年口徑）。2025 年產業峰會資訊顯示其正積極推動 200G/lane DSP 樣片。
聯發科（MediaTek）：近年通過 SerDes IP 版面配置進入資料中心互連領域，在部分 800G 專案中取得定案（design win），向 200G/lane 延伸處於早期。
國產電晶片：公開資料未見能夠量產 200G/lane 級別 SerDes/DSP 的明確資訊，該領域是國內產業鏈的薄弱環節。

C 類：矽光與新型整合技術版面配置者（潛在產業格局顛覆者）

Intel：矽光子技術的長期投入者，推動 CPO 與可插拔矽光模組並行發展。其 1.6T 矽光模組已展示樣品。
Ayar Labs：專注於晶片級光 I/O（chiplet 光互連），合作方包括 NVIDIA、Intel（代工）等，定位為未來 CPO 及更高密度光互連的使能技術提供商。2024 年完成新一輪融資，估值超過 10 億美元【公開報道】。
熹聯光芯（Silux Technologies）：國內矽光整合的重點企業，在矽光調變器、光引擎方面有研發版面配置。公開資料未揭露其 200G/lane 量產進展。
賽麗科技（Silead）：專注於矽光晶片與異質整合，在薄膜鈮酸鋰調變器整合等前沿方向有一定探索。公開資訊有限。

再次宣告：以上公司僅為對產業鏈各環節的客觀梳理，資料均來自公開可查資訊。本概念頁不構成任何買進、賣出或持有建議。投資者須獨立判斷並考慮各自風險承受能力。

市場規模

本節彙總 200G/lane 光互連相關市場規模的公開預測，所有數字均註明來源與釋出年份，缺少確切來源的估算以“公開資料未見確切口徑”標註。

整體高速光模組市場

2024 年：LightCounting 在 2024 年中期報告中預測，2024 年乙太網路光模組市場達到約 80 億美元規模，AI 驅動的 400G 和 800G 模組是主要增量。
2025 年：中國光通訊行業協會發布的《高速光模組市場發展測評報告（2025）》指出，國內 200G（總速率）光模組市場年增率增長約 32.7%，整體高速模組需求受益於國內智算中心建設加速。
2028 年（前瞻）：LightCounting 在 2024 年預測，2028 年全球 800G 及以上速率光模組市場將達到約 65 億美元，其中 1.6T 模組預計開始貢獻可觀份額。200G/lane 是 1.6T 模組的必備技術。

200G/lane 1.6T 光模組市場（初步預測）

由於 200G/lane 標準尚未最終確定，針對該特定細分市場的精確預測尚不成熟。結合部分公開資訊：

LightCounting 2024 OCP 峰會的公開演示中提到，1.6T 光模組的首次有意義的出貨量可能在 2026 年，量級在 10 萬隻以內；到 2029 年，1.6T 及以上速率模組可能佔到高階乙太網路光模組市場的約 35%–40%（公開摘要引用，非精確值）。
Cignal AI 2025 年第 1 季度裝置商調研顯示，頭部雲端服務商已啟動 1.6T 光模組的早期技術驗證與招標意向收集，預計 2026 年小批次部署。
國內市場規模方面，若華為 CloudMatrix 等 1:18 配比架構大規模建設，對 200G/lane 模組的國內需求可能顯著超出當前外部第三方預測。公開資料未見對此場景的具體定量測算。

下游市場驅動關鍵假設

GPU 出貨量：以 NVIDIA GB200/GH200 等下一代平台的出貨節奏為參考，這是決定 1.6T 模組滲透速率的核心變數。2025 年第 1 季度，產業公開展望為 GB200 於 2025 年下半年起量。
單位元功耗成本：200G/lane 模組能否在 pJ/bit 上形成對 100G/lane 的顯著優勢，是做大規模的關鍵。
標準鎖定時間：標準確定越快，生態協同越順暢，量產爬坡斜率更陡。

宣告：以上市場規模資料及預測來自第三方機構研究報告的公開摘錄或合理推算，並非準確財務引導。

玩家對比

為橫向比較關鍵產業參與者在 200G/lane 時代的技術準備度與市場定位，選取以下維度建置對比架構。資訊截至 2025 年第 1 季度，全部來自公開渠道。

參與方	光模組位置	1.6T (200G/lane) 進展	LPO/CPO 版面配置	主要客戶群	潛在優勢	潛在不足
中際旭創	光模組	公開表示 1.6T 推進中，預期 2026 年具有交付能力	800G LPO 已出貨，CPO 技術追蹤	全球 Hyperscaler（美系為主）	交付規模最大，產品快速迭代	電晶片依賴外採，上游受限
新易盛	光模組	1.6T 樣品有序研發	LPO 設計積累較強，釋出過低功耗 800G LPO 方案	北美 Hyperscaler 佔比高	低功耗設計能力突出	市場份額小於旭創，需提升產能
Coherent	光模組+光晶片	1.6T 客戶驗證階段	LPO 少數版面配置，垂直整合利於成本控制	全球 Hyperscaler	自有 EML 雷射器，垂直一體化	產品迭代速度略慢於中系廠商
華為	全棧（交換+模組+系統）	自用 1.6T 版面配置，外部供應資訊有限	深耕 CPO/矽光，CloudMatrix 架構驅動需求	自身智算及運營商市場	超高密度架構定義權，內部閉環	外部可獲取份額有限，公開資訊不充分
Broadcom	電晶片+CPO 平台	224G SerDes 就緒，DSP 待定樣節奏	CPO 平台 Bailly 版面配置深厚	所有模組廠商+Hyperscaler	生態卡位者，技術定義權	非模組直接供應商，依賴模組夥伴
Marvell	電晶片(DSP/Driver/TIA)	200G DSP 平台積極推進	LPO 助力者（DSP 簡化），CPO 也有版面配置	主流模組廠商	具備全鏈路電晶片能力	模組側無直接終端產品
Intel	矽光引擎+CPO	1.6T 矽光模組展示	CPO 自研多年，矽光平台領先	潛在供給 Hyperscaler	矽光技術積累深厚	交付穩定性和規模待驗證
國內電晶片初創	SerDes/DSP	公開未見量產 224G SerDes	尚在追趕	國內模組廠商、裝置商	潛在國產替代空間	技術差距 1–2 代，資金需求大

比較結論（客觀陳述，不含投資傾向）：在 200G/lane 時代，電晶片平台的定義權仍集中於 Broadcom 和 Marvell，模組廠商在第一階段的競爭力取決於與其合作深度和 LPO 最佳化能力；CPO 的話語權則可能部分轉移到具備晶片級整合能力的廠商（如 Intel、Broadcom），傳統可插拔模組的附加值將被重新評估。國內產業鏈在光模組環節具備交付優勢，在電晶片與部分高階光晶片環節仍有追趕空間。

以上對比僅反映公開可查的競爭定位，不屬於任何形式的投資或買賣建議。

風險

200G/lane 光互連在產業化過程中面臨技術、供應鏈、需求等多個維度的風險。以下逐項梳理。

技術收斂風險（高）

截至 2025 年第 1 季度，PAM4 路徑與 PAM6/PAM8 路徑尚未收斂。若標準化組織最終選擇對現有產業鏈衝擊較大的調變方案，可能導致裝置商和模組廠商的既有研發投入無法複用，出現重複投資與產品延遲上市的風險。LPO 與 CPO 的長久之爭也為技術路線的不確定性增添了另一層變數。

光晶片產能與良率風險（中高）

70 GHz 頻寬的 EML、微環調變器等關鍵器件，當前全球量產產能高度集中於少數日、美廠商。若 1.6T 需求爆發速度快於產能擴充速度，可能出現嚴重供給瓶頸，推升成本並拖累下游 AI 叢集建設節奏。矽光子晶圓的邏輯良率與光耦合封裝良率也是量產的主要障礙。

功耗改善不達預期風險（中）

若 200G/lane 在實際量產中的功耗 pJ/bit 未能較 100G/lane 取得顯著改善（例如仍然在 15 pJ/bit 以上），則 Hyperscaler 的全系統 TCO（總擁有成本）收益可能低於預期，導致技術推廣速度放緩。LPO 的鏈路效能若受環境溫度影響出現“邊緣失效”，同樣會降低其吸引力。

供應鏈集中度風險（中）

200G/lane 的電晶片供應高度集中於 Broadcom 和 Marvell，構成供給側集中風險。若其中任何一家出現產品延期或供貨問題，將直接影響所有依附其平台的模組廠商，可能造成出貨斷檔。

需求節奏不匹配風險（中低）

AI 叢集建設存在週期性波動。若國內外智算中心建設進度受到宏觀經濟、監管政策或 GPU 供給的影響而放緩，200G/lane 光模組的需求啟動時間可能後移，導致相關廠商研發與產能投入的回收週期延長。

國產替代不確定性風險（中高，以中國視角分析）

國內電晶片與部分高階光晶片（如 EML、高速探測器）尚處於追趕階段。若 200G/lane 時代國產關鍵器件未能取得突破，國內模組廠商將全面依賴進口電/光晶片，在供應鏈安全和議價能力上處於結構性弱勢。

標準化延遲風險（中）

IEEE 802.3dj 工作組雖已成立並推進 200G/lane 乙太網路標準化，但複雜技術的標準化耗時通常較長。若標準凍結時間晚於 2026 年下半年，產業互操作性問題可能阻礙大規模部署。

風險提示：以上為對 200G/lane 光互連產業固有風險的客觀識別，不構成風險承受能力評估或投資建議。市場參與者應獨立評估自身風險偏好。

誤讀糾偏

誤讀 1：“200G/lane 就是 200Gbps 光模組，早幾年就商用了。”

事實糾正：這是典型的速率與通道數的混淆。業界早期所稱的“200G 光模組”指光模組總速率為 200 Gbps，典型實現方式為 200G QSFP-DD SR8（8×25.78 Gbps NRZ）或 200G QSFP56（4×53.125 Gbps PAM4），單 lane 速率僅 25G 或 50G【易天光通訊產品頁面說明】。而 200G/lane 指單通道 200 Gbps，一個典型應用是 8×200G 構成 1.6 Tb/s 光模組。兩者就如同“限速 200km/h 的單車道”（200G/lane）與“8 車道高速路總車流量 200 輛/小時”（200G 總速率模組）的區別。這一混淆在行業報道中極為常見，容易導致對技術進展節點的嚴重誤判。

誤讀 2：“SerDes 電晶片都支援 200G 了，200G/lane 光模組立馬就能規模商用。”

事實糾正：SerDes 是必要條件，遠非充分條件。將 200G 電訊號高品質轉換為適配 100m–2km 光纖傳輸的光訊號，需要跨越光電銜接的諸多工程障礙——包括但不限於：超寬頻雷射器/調變器的線性度保障、模擬鏈路的噪聲與串擾抑制、接收端在既有功率預算下實現 FEC 門限的餘量等。即使 SerDes 就緒，真正的光電聯合無縫迭代仍需至少 12–18 個月的工程調優與可靠性驗證【行業現狀判斷】。公開資料顯示，1.6T 光模組在 2025 年第 1 季度仍處於樣機和早期驗證階段。

誤讀 3：“CPO 一齣，傳統光模組就立刻被淘汰。”

事實糾正：CPO 與可插拔模組將長期共存。可插拔方案在運維靈活性、故障替換和供應鏈成熟度方面具有不可替代的優勢；CPO 在高密度和低功耗場景具備優勢，但封閉生態與整板級運維成本使得 Hyperscaler 對其持漸進態度的居多。LightCounting 2024 年公開預測中，到 2028 年 CPO 的滲透率仍為 10%–15% 區間。兩者並非誰替代誰，而是各自面對不同的應用層級與優先順序。

誤讀 4：“200G/lane 的成本肯定高得多，經濟上不划算。”

事實糾正：成本應當在系統層級考量。單個 200G/lane 1.6T 模組的單價必然高於 800G 模組。但從單位元成本（價格/Gbps）來看，1.6T 由於通道數持平（8 通道）而頻寬翻倍，單位元成本有望較 800G 大幅度下降（保守估計下降 20%–30%，具體取決於量產規模和良率）。同時，在前面板密度、互連線纜數量和交換埠利用等系統層，1.6T 的成本節約更為顯著。

誤讀 5：“只要加大光模組配比，就能解決 GPU 互聯瓶頸。”

事實糾正：單純增加模組數量會遇到前面板密度極限、系統散熱極限和故障率累積等實際約束。200G/lane 的本質價值是在不增加物理通道數量的前提下提升總頻寬——每個模組仍是 1 個 QSFP-DD/OSFP 插槽，但頻寬由 800G 翻至 1.6T。這就是“提單 lane 速率”無可替代的工程價值。